JP2007265518A - デコーダのテスト回路 - Google Patents

Abstract

【課題】 メモリセルへアクセスすることなくデコーダのテストを行うことのできる、デコーダのテスト回路を提供する。
【解決手段】 デコーダ１１0のテスト回路は、テストモード時にはデコーダ１１０へ外部からのテスト用入力データを入力するセレクタ１と、テストモード時にテスト用入力データを入力の時系列の順に格納する入力データ格納部２と、テストモード時にデコーダ１１０からの出力を入力データと同じ符号化方式のエンコードデータとして出力するエンコーダ３と、エンコーダ３から出力されるエンコードデータを時系列の順に格納するエンコードデータ格納部４と、入力データ格納部２に格納されたテスト用入力データと、エンコードデータ格納部４に格納されたエンコードデータとを、格納された時系列の順に比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部５とを備える。
【選択図】 図１

Description

本発明は、デコーダのテスト回路に関し、特にメモリへアクセスするアドレス信号を生成するデコーダのテスト回路に関する。

半導体集積回路に搭載されるメモリのテスト方法、テスト回路を考える場合、面積的に多くの割合を占めるメモリセル領域で発生する故障をいかに効率よく検出できるか、を考えることが多い。ところが、実際にメモリの不良を解析した場合、メモリへアクセスするワード線信号を生成するデコーダで発生する不良も比較的多い。

そこで、このデコーダをテストするための方法として、メモリセルに対するマーチングパターン試験によりデコーダで発生する不良を検出するメモリテスト方式が提案されている（例えば、特許文献１参照。）。あるいは、デコーダの故障箇所を検出する回路として、デコーダへ入力するアドレス情報に検査符号を付して、デコーダが指定するメモリ位置へその検査符号を書き込んでおき、テスト時には、デコーダ入力側の検査符号とメモリから読み出した検査符号とを比較し、その間に不一致があったときはデコーダの不良を検出したこととするメモリ誤り判定回路が提案されている（例えば、特許文献２参照。）。

しかし、上述のテスト方法や回路では、アクセスに時間のかかるメモリセルからのデータの読み出しが必要であり、デコーダのテストに時間がかかるという問題があった。また、テストで不良が発見されても、それが、本当にデコーダに起因するものなのか、あるいはメモリセルの不具合によるものかを解析しなければならず、不良箇所の特定に手間と時間がかかるという問題があった。
特開平５−２６６６９４号公報 （第６ページ、図７） 特開平６−５９９８５号公報 （第３−４ページ、図１）

そこで、本発明の目的は、メモリセルへアクセスすることなくデコーダのテストを行うことのできる、デコーダのテスト回路を提供することにある。

本発明の一態様によれば、符号化された入力データをデコードするデコーダのテスト回路であって、テストモード信号による切り替えにより、テストモード時には前記デコーダへテスト用入力データを入力するセレクタと、前記テストモード時に前記デコーダへ入力される前記テスト用入力データが入力の時系列の順に格納される入力データ格納部と、前記テストモード時に前記デコーダから出力される前記テスト用入力データのデコード結果を入力データと同じ符号化方式でエンコードしてエンコードデータを出力するエンコーダと、前記エンコードデータが前記入力の時系列の順に格納されるエンコードデータ格納部と、前記入力データ格納部に格納された前記テスト用入力データと前記エンコードデータ格納部に格納された前記エンコードデータとを、格納された時系列の順に比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部とを備えることを特徴とするデコーダのテスト回路が提供される。

また、本発明の別の一態様によれば、符号化された入力データをデコードするデコーダのテスト回路であって、ランダムデータを発生させるランダムデータ発生部と、外部より指定されたｎ回まで前記ランダムデータ発生部が前記ランダムデータを発生するように、前記ランダムデータ発生部における前記ランダムデータの発生回数をカウントするカウント部と、前記カウンタのカウント値が１のときに前記ランダムデータ発生部が発生させた初回ランダムデータを格納する初回ランダムデータ格納部と、前記カウンタのカウント値が１から（ｎ−１）までの間は前記ランダムデータ発生部から出力される前記ランダムデータを前記デコーダへ入力し、前記カウンタのカウント値がｎとなったときは前記初回ランダムデータ格納部に格納されている前記初回ランダムデータを前記デコーダへ入力するセレクタと、前記デコーダの出力を入力データと同じ符号化方式でエンコードするエンコーダと、前記カウンタのカウント値が１のときの前記エンコーダの出力を格納する初回エンコードデータ格納部と、前記カウンタのカウント値がｎのときの前記エンコーダの出力を格納するｎ回目エンコードデータ格納部と、前記初回エンコードデータ格納部の出力と、前記ｎ回目エンコードデータ格納部の出力とを比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部とを備えることを特徴とするデコーダのテスト回路が提供される。

本発明によれば、メモリセルへアクセスすることなくデコーダのテストを行うことができるので、半導体集積回路に搭載されたメモリに発生した不良がデコーダに起因したものかどうかの特定を容易に行うことができる。

本発明の実施の形態では、半導体集積回路の内部で生成されるアドレス信号をデコードして、半導体集積回路に内蔵されるメモリセルのワード線を選択するワード信号を出力するデコーダを対象として、このデコーダをテストするためのテスト回路を示す。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例１に係るデコーダのテスト回路の構成の例を示すブロック図である。本実施例は、半導体集積回路１００に内蔵されるメモリセル１２０に対して、アドレス信号をデコードしてワード線選択信号を出力するデコーダ１１０をテストするテスト回路である。なお、ここで行うテストは、デコーダ１１０が正しく動作するかどうかを検査するファンクションテストである。

本実施例のテスト回路は、テストモード信号による切り替えにより、テストモード時にはデコーダ１１０へ外部からのテスト用入力データを入力するセレクタ１と、テストモード時にテスト用入力データを入力の時系列の順に格納する入力データ格納部２と、テストモード時にデコーダ１１０から出力されるテスト用入力データのデコード結果を入力データと同じ符号化方式でエンコードしてエンコードデータを出力するエンコーダ３と、エンコーダ３から出力されるエンコードデータを時系列の順に格納するエンコードデータ格納部４と、入力データ格納部２に格納されたテスト用入力データと、エンコードデータ格納部４に格納されたエンコードデータとを、格納された時系列の順に比較し、そのデータ値が一致しているか不一致であるかを示すファンクションテスト一致／不一致信号を出力する比較部５とを備える。

セレクタ１へは、通常動作時のアドレス信号と、外部からのテスト用入力データとが、入力され、外部からのテストモード信号による選択により、いずれかの入力が出力される。テストモード信号がテストモードを示すときは、テスト用入力データが選択され、デコーダ１１０へ入力される。これにより、テストモード時には、活性化率の高い入力データを効率よくデコーダ１００へ与えることができる。

エンコーダ３は、デコーダ１１０から出力されるデータをデコーダ１１０へ入力されるデータと同じ符号化方式でエンコードする。したがって、デコーダ１１０が正常に動作していれば、エンコーダ３から出力されるデータは、デコーダ１１０へ入力されるデータと同じデータ値を有するはずである。

そこで、比較部５により、入力データ格納部２に格納されているテスト用入力データと、エンコードデータ格納部４に格納されたエンコードデータとのデータ値を、格納された時系列の順に比較する。比較部５は、その比較結果を、データ値が一致しているか不一致であるかを示す信号、すなわち、ファンクションテスト一致／不一致信号として出力する。

デコーダ１１０が正常に動作していないときは、比較部５から出力されるファンクションテスト一致／不一致信号が不一致を示すので、デコーダ１１０の出力異常を半導体集積回路１００の外部で直ちに知ることができる。

図２は、本実施例のテスト回路によるデコーダ１１０のテストの様子を示す波形図である。

本実施例のテスト回路でデコーダ１１０のテストを行う場合、まず、テストモード信号によりテストモードを設定する。その後、テスト用入力データを順次入力する。いま、このテスト用入力データを、ｄ１、ｄ２、ｄ３、・・・と表わすものとする。

入力データ格納部２は、この入力データｄ１、ｄ２、ｄ３、ｄ４、・・・を入力された順に格納する。

また、入力データｄ１、ｄ２、ｄ３、ｄ４、・・・は、セレクタ１を介してデコーダ１１０へ入力される。

デコーダ１１０は、入力されたデータｄ１、ｄ２、ｄ３、ｄ４、・・・を順次デコードし、出力データｗ１、ｗ２、ｗ３、ｗ４、・・・を出力する。

エンコーダ３は、デコーダ１１０の出力データｗ１、ｗ２、ｗ３、ｗ４、・・・を順次エンコードし、エンコードデータｅ１、ｅ２、ｅ３、ｅ４、・・・を出力する。

エンコード格納部４は、エンコーダ３から出力されたエンコードデータｅ１、ｅ２、ｅ３、ｅ４、・・・を出力された順に格納する。

比較部５は、入力データ格納部２に格納されたデータｄ１、ｄ２、ｄ３、ｄ４、・・・と、エンコード格納部４に格納されたデータｅ１、ｅ２、ｅ３、ｅ４、・・・を格納された順に、順次比較する。すなわち、ｄ１とｅ１、ｄ２とｅ２、ｄ３とｅ３、ｄ４とｅ４、・・・という順にそのデータ値を比較する。その結果、比較部５は、入力データ格納部２に格納されたデータとエンコード格納部４に格納されたデータのデータ値が一致したときは、‘Ｌ’レベルを出力し、不一致のときは、‘Ｈ’レベルを出力するものとする。

この比較により、例えば、エンコード格納部４に格納されたデータｅ４が、入力データ格納部２に格納されたデータｄ４と不一致であった場合、比較部５から出力されるファンクションテスト一致／不一致信号が‘Ｈ’となる。

これにより、入力データｅ４に対するデコーダ１１０の出力データｗ４が正常値でないことが判明し、デコーダ１１０において、入力データｅ４に対するワード線出力回路に不良が発生していることを推定することができる。

このような本実施例によれば、デコーダのテストを行うときは、デコーダの出力をエンコードしてテストを行うので、メモリセルへアクセスする必要がなく、デコーダのテストを短時間で効率よく行うことができる。また、テスト時系列のどの時点で不一致が発生するかを知ることができるので、その時点でデコーダが出力しようとしているワード線出力に不良が発生していることを容易に推定することができる。

半導体集積回路の初期不良のスクリーニングや、信頼性試験のために、半導体集積回路にストレスを印加してテストを行うストレス印加試験が行われることがある。そのとき、デコーダ内部の回路に均等に効率よくストレスが印加されることが望まれる。また、ストレス印加後に、デコーダに不良が発生した場合には、その不良が半導体集積回路の外部から直ちに検出できることが望まれる。本実施例は、そのような要望に応えるテスト回路である。

図３は、本実施例のテスト回路の例を示すブロック図である。

本実施例のテスト回路は、ランダムデータを発生させるランダムデータ発生部１１と、外部より指定されたｎ回までランダムデータを発生するように、ランダムデータ発生部１１におけるランダムデータの発生回数をカウントするカウンタ１２と、カウンタ１２のカウント値が１のときにランダムデータ発生部１１が発生させた初回ランダムデータを格納する初回ランダムデータ格納部１３と、ストレス印加テストモード信号がストレス印加テストモードを示すときに、カウンタ１２のカウント値が１から（ｎ−１）までの間はランダムデータ発生部１１から出力されるランダムデータをデコーダ１１０へ入力し、カウンタ１２のカウント値がｎとなったときは初回ランダムデータ格納部１３に格納されている初回ランダムデータをデコーダ１１０へ入力するセレクタ１４と、デコーダ１１０の出力をデコーダ１１０への入力データと同じ符号化方式でエンコードするエンコーダ１５と、カウンタ１２のカウント値が１のときのエンコーダ１５の出力を格納する初回エンコードデータ格納部１６と、カウンタ１２のカウント値がｎのときのエンコーダ１５の出力を格納するｎ回目エンコードデータ格納部１７と、初回エンコードデータ格納部１６の出力と、ｎ回目エンコードデータ格納部１７の出力とを比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部と１８を備える。

ランダムデータ発生部１１は、デコーダ１１０の内部回路に均等にストレスが印加されるように、例えば乱数にもとづいて、ランダムデータを発生させる。

カウンタ１２は、カウント１から順次カウントアップするカウンタであり、外部から指定される任意の値ｎまでカウントを続ける。ランダムデータ発生部１１は、カウンタ１２が１からｎまでカウントをしている間、ランダムデータを発生させ続ける。

初回ランダムデータ格納部１３は、カウンタ１２のカウント値が１のときにランダムデータ発生部１１が発生させたランダムデータを初回ランダムデータとして格納する。

セレクタ１４は、通常動作時のアドレス信号と、ランダムデータ発生部１１の出力と、初回ランダムデータ格納部１３が入力され、外部からのストレス印加テストモード信号とカウンタ１２の出力を選択信号として、デコーダ１１０へ入力するデータを選択する。

セレクタ１４は、ストレス印加テストモード信号が通常動作モードを示すときは、セレクタ１４から通常動作時のアドレス信号を出力する。

セレクタ１４は、ストレス印加テストモード信号がストレス印加テストモードを示し、かつ、カウンタ１２のカウント値が１から（ｎ−１）までの間は、ランダムデータ発生部１１から出力されるランダムデータを出力する。

セレクタ１４は、ストレス印加テストモード信号がストレス印加テストモードを示し、かつ、カウンタ１２のカウント値がｎになったときは、初回ランダムデータ格納部１３に格納されている初回ランダムデータを出力する。

エンコーダ１５は、デコーダ１１０の出力をデコーダ１１０への入力データと同じ符号化方式でエンコードする。

初回エンコードデータ格納部１６は、カウンタ１２のカウント値が１のときにエンコーダ１５から出力されるエンコードデータを初回エンコードデータとして格納する。

ｎ回目エンコードデータ格納部１７は、カウンタ１２のカウント値がｎのときにエンコーダ１５から出力されるエンコードデータをｎ回目エンコードデータとして格納する。このカウンタ１２のカウント値がｎのときにデコーダ１１０へ入力されたデータは、セレクタ１４の選択により、初回ランダムデータ格納部１３に格納されている初回ランダムデータである。したがって、その直前までの（ｎ−１）回のランダムテストパターン入力によるストレス印加でデコーダ１１０に不良が発現していなければ、ｎ回目エンコードデータは、初回エンコードデータと同じデータとなるはずである。

そこで、比較部１８により、初回エンコードデータ格納部１６に格納されている初回エンコードデータと、ｎ回目エンコードデータ格納部１７に格納されているｎ回目エンコードデータとを比較する。もし、この比較により不一致が検出されれば、ランダムテストパターン入力によるストレス印加でデコーダ１１０に発生した不良を検出したことになる。

この比較部１８の出力を、ストレス印加テスト一致／不一致信号として出力する。

図４は、本実施例のテスト回路によるデコーダ１１０のストレス印加テストの様子を示す波形図である。

本実施例のテスト回路でデコーダ１１０のストレス印加テストを行う場合、ストレス印加テストモード信号によりストレス印加テストモードを設定し、カウンタ１２に対して所望のランダムデータ発生回数ｎを入力し、カウンタ１２のカウント動作を開始させ、ランダムデータ発生部１１によるランダムパターンの発生を開始する。

ランダムデータ発生部１１は、ｎ回にわたってランダムデータを発生させる。このうち、最初に発生させた初回ランダムデータは、初回ランダムデータ格納部１３に格納される。

デコーダ１１０へは、カウンタ１２のカウント値が１から（ｎ−１）の間は、ランダムデータ発生部１１から出力されるランダムパターンが入力される。このランダムパターンが、デコーダ１１０の内部回路へのストレスとなる。

カウンタ１２のカウント値がｎになると、デコーダ１１０へは、初回ランダムデータ格納部１３に格納されている初回ランダムデータが入力される。すなわち、デコーダ１１０へは、カウンタ１２のカウント値が１のときと、ｎのときは同じデータが入力される。

このような入力に対して、デコーダ１１０からは、出力データｗ１、ｗ２、・・・、ｗｎが出力される。

エンコーダ１５は、初回のデコーダ１１０の出力データｗ１をエンコードしたときにエンコードデータｅ１を出力し、このエンコードデータｅ１は、初回エンコードデータ格納部１６に格納される。また、エンコーダ１５は、ｎ回目のデコーダ１１０の出力データｗｎをエンコードしたときにエンコードデータｅｎを出力し、このエンコードデータｅｎは、ｎ回目エンコードデータ格納部１７に格納される。

ここで、デコーダ１１０に対しては、初回とｎ回目には同じデータを入力しているので、デコーダ１１０が正常に動作していれば、出力データｗｎは出力データｗ１と同じであるはずであり、そのエンコード出力ｅｎとｅ１も同じデータ値となるはずである。そこで、比較部１８にて、ｎ回目エンコードデータ格納部１７に格納されているエンコードデータｅｎが、初回エンコードデータ格納部１６に格納されているエンコードデータｅ１と、等しいかどうか、すなわちｅｎ＝ｅ１であるかどうかを比較する。

その結果、比較部１８は、ｅｎ＝ｅ１であれば、ストレス印加テスト一致／不一致信号出力を‘Ｌ’レベルとし、ｅｎ＝ｅ１でなければ、ストレス印加テスト一致／不一致信号出力を‘Ｈ’レベルとして、ストレス印加テストのテスト結果を半導体集積回路１００の外部へ出力する。

このような本実施例によれば、ストレス印加前後に同じ入力データをデコーダへ入力し、そのデコーダの出力を比較することができる。これにより、ストレス印加でデコーダに不良が発生したかどうかを知ることができる。

実施例２におけるデコーダ１１０がＣＭＯＳで構成されている場合、その入力の信号レベルを中間レベルにすると、ＣＭＯＳを構成するＰＭＯＳとＮＭＯＳが同時にオン状態となり、いわゆる貫通電流が流れて、デコーダ１１０へ与えるストレスをより強くすることができる。そこで、実施例３では、実施例２のテスト回路に中間電位印加部１９を追加し、デコーダ１１０へ入力するランダムデータの信号レベルを中間電位にすることができるようにしたものである。

図５は、実施例３のテスト回路の構成の例を示すブロック図である。図５において、図３に示したブロックと同じ機能を有するブロックには図３と同一の符号を付し、ここではその詳細な説明を省略する。

中間電位印加部１９は、カウンタ１２のカウント値が２から（ｎ−１）までの間、外部からの中間電位印加端子指定信号により指定されたデコーダ１１０の入力端子の信号レベルを中間電位として、セレクタ１４から出力されるランダムデータをデコーダ１１０へ入力する。これにより、中間電位印加端子指定信号により指定されたデコーダ１１０の入力端子へは中間電位が入力され、その端子が接続される回路へのストレスが強まる。

このような本実施例によれば、デコーダへ与えるストレスを加速することができ、ストレス印加テストの時間を短縮することができる。

図６は、実施例４のテスト回路の構成の例を示すブロック図である。本実施例は、図３に示した実施例２の回路に、図１で示した実施例１のファンクションテスト用ブロックを追加したものである。そこで、図６においては、図３あるいは図１で示したブロックと同じ機能ブロックには、図３あるいは図１と同じ符号を付し、ここでは、その詳細な説明を省略する。

本実施例では、セレクタ３１の切り換えにより、通常動作モードと、実施例１と同じファンクションテストを行うファンクションテストモードと、実施例２と同じストレス印加テストを行うストレス印加テストモードの切り替えを行う。

すなわち、セレクタ３１へは、テストモード切り替え信号として、テストモード信号とストレス印加テストモード信号が入力される。

テストモード信号とストレス印加テストモード信号がともにテストモードでないときは、セレクタ３１は、通常のアドレス信号を選択し、デコーダ１１への入力とする。

テストモード信号をテストモードにすると、セレクタ３１は、テスト用入力データを選択し、デコーダ１１への入力とする。また、テスト用入力データは、入力データ格納部２に格納される。さらに、このときのエンコーダ１５の出力は、エンコードデータ格納部４に格納される。そこで、比較部５で、入力データ格納部２に格納されたデータとエンコードデータ格納部４に格納されたデータを比較することにより、実施例１と同様のファンクションテストを行うことができる。

ストレス印加テストモード信号をテストモードにすると、セレクタ３１は、セレクタ１４の出力を選択し、デコーダ１１への入力とする。このとき、実施例２と同様のストレス印加テストを行うことができる。

このような本実施例によれば、デコーダに対して、ファンクションテストおよびストレス印加テストのどちらのテストも行うことができる。

本発明の実施例１に係るデコーダのテスト回路の構成の例を示すブロック図。 本発明の実施例1に係るデコーダのテスト回路の動作の例を示す波形図。 本発明の実施例２に係るデコーダのテスト回路の構成の例を示すブロック図。 本発明の実施例２に係るデコーダのテスト回路の動作の例を示す波形図。 本発明の実施例３に係るデコーダのテスト回路の構成の例を示すブロック図。 本発明の実施例４に係るデコーダのテスト回路の構成の例を示すブロック図。

符号の説明

１、１４、３１ セレクタ
２ 入力データ格納部
３、１５ エンコーダ
４ エンコードデータ格納部
５、１８ 比較部
１１ ランダムデータ発生部
１２ カウンタ
１３ 初回ランダムデータ格納部
１６ 初回エンコードデータ格納部
１７ ｎ回目エンコードデータ格納部
１９ 中間電位印加部

Claims (4)

1. 符号化された入力データをデコードするデコーダのテスト回路であって、
   テストモード信号による切り替えにより、テストモード時には前記デコーダへテスト用入力データを入力するセレクタと、
   前記テストモード時に前記デコーダへ入力される前記テスト用入力データが入力の時系列の順に格納される入力データ格納部と、
   前記テストモード時に前記デコーダから出力される前記テスト用入力データのデコード結果を入力データと同じ符号化方式でエンコードしてエンコードデータを出力するエンコーダと、
   前記エンコードデータが前記入力の時系列の順に格納されるエンコードデータ格納部と、
   前記入力データ格納部に格納された前記テスト用入力データと前記エンコードデータ格納部に格納された前記エンコードデータとを、格納された時系列の順に比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部と
   を備えることを特徴とするデコーダのテスト回路。
2. 符号化された入力データをデコードするデコーダのテスト回路であって、
   ランダムデータを発生させるランダムデータ発生部と、
   外部より指定されたｎ回まで前記ランダムデータ発生部が前記ランダムデータを発生するように、前記ランダムデータ発生部における前記ランダムデータの発生回数をカウントするカウント部と、
   前記カウンタのカウント値が１のときに前記ランダムデータ発生部が発生させた初回ランダムデータを格納する初回ランダムデータ格納部と、
   前記カウンタのカウント値が１から（ｎ−１）までの間は前記ランダムデータ発生部から出力される前記ランダムデータを前記デコーダへ入力し、前記カウンタのカウント値がｎとなったときは前記初回ランダムデータ格納部に格納されている前記初回ランダムデータを前記デコーダへ入力するセレクタと、
   前記デコーダの出力を入力データと同じ符号化方式でエンコードするエンコーダと、
   前記カウンタのカウント値が１のときの前記エンコーダの出力を格納する初回エンコードデータ格納部と、
   前記カウンタのカウント値がｎのときの前記エンコーダの出力を格納するｎ回目エンコードデータ格納部と、
   前記初回エンコードデータ格納部の出力と、前記ｎ回目エンコードデータ格納部の出力とを比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する比較部と
   を備えることを特徴とするデコーダのテスト回路。
3. 外部からの指定により前記デコーダの任意の入力端子を選択する入力端子選択部と、
   前記入力端子選択部により選択された入力端子へ中間電位を印加する中間電位印加部と
   をさらに有することを特徴とする請求項２に記載のデコーダのテスト回路。
4. テストモード信号による切り替えにより、テストモード時には前記デコーダへテスト用入力データを入力する第２のセレクタと、
   前記テストモード時に前記デコーダへ入力される前記テスト用入力データが入力の時系列の順に格納される入力データ格納部と、
   前記テストモード時に前記エンコータから出力されるエンコードデータが前記入力の時系列の順に格納されるエンコードデータ格納部と、
   前記時系列の順に、前記入力データ格納部からの前記入力データの読み出しと、前記エンコードデータ格納部からの前記エンコードデータの読み出しを行い、その読み出し順に前記入力データのデータ値と前記エンコードデータのデータ値とを比較し、そのデータ値が一致しているか不一致であるかを示す一致／不一致信号を出力する第２の比較部と
   をさらに有することを特徴とする請求項２に記載のデコーダのテスト回路。

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