JP4761995B2 - 半導体集積回路及びそのテスト方法 - Google Patents

半導体集積回路及びそのテスト方法 Download PDF

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Description

本発明は、半導体集積回路及びそのテスト方法に関する。
近年、半導体メモリ内に存在する不良メモリセルを救済するための種々の方法が開発されている。かかる方法としては、半導体メモリをテストして不良メモリセルを検出し、当該検出した不良メモリセルをリダンダンシー（冗長）メモリセルに置き換えることにより、正常な半導体メモリとして機能させる方法がある。
具体的には、まず全てのメモリセルをテストすることにより、不良メモリセルを検出する。次に、この不良メモリセルのアドレスをヒューズなどに記憶することにより、不良メモリセルをリダンダンシーメモリセルに置き換える。
最後に、再び全てのメモリセルをテストすることにより、置き換えが正しく行われるか否かについての再テストを行う。このように再テストを行う場合にも、全てのメモリセルをテストするため、テスト時間が長くなるという問題があった。
以下、不良メモリセルの救済に関する文献名を記載する。
特開２００２−９３１９０号公報
本発明は、テスト時間を短縮することができる半導体集積回路及びそのテスト方法を提供する。
本発明の一態様による半導体集積回路は、
書き込み及び読み出し対象のメモリセルのアドレスが、不良メモリセルアドレスと一致する場合には、書き込み及び読み出し対象のメモリセルをリダンダンシーメモリセルに置き換えるテスト対象のメモリと、
前記メモリをテストすることによって検出された前記不良メモリセルアドレスを記憶し、前記不良メモリセルアドレスを前記メモリに与える不揮発性記憶素子と、
前記不揮発性記憶素子から、前記不良メモリセルアドレスを読み出す読み出し回路と、
前記読み出し回路によって読み出された前記不良メモリセルアドレスを保持するアドレス保持回路と、
前記アドレス保持回路に保持されている不良メモリセルアドレスに基づいて、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生するアドレス発生回路と、
前記アドレス発生回路によって発生されたアドレスに基づいて、置き換えが正しく行われるか否かについての再テストを行うことにより、前記リダンダンシーメモリセルを選択的にテストする制御回路と
を備える。
また本発明の一態様による半導体集積回路のテスト方法は、
書き込み及び読み出し対象のメモリセルのアドレスが、不揮発性記憶素子に記憶されている不良メモリセルアドレスと一致する場合には、書き込み及び読み出し対象のメモリセルをリダンダンシーメモリセルに置き換えるテスト対象のメモリに対して、置き換えが正しく行われるか否かについての再テストを行う際に、
前記不揮発性記憶素子から、前記不良メモリセルアドレスを読み出すステップと、
前記読み出された前記不良メモリセルアドレスを保持するステップと、
前記保持されている前記不良メモリセルアドレスに基づいて、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生するステップと、
前記発生された前記アドレスに基づいて、置き換えが正しく行われるか否かについての再テストを行うことにより、前記リダンダンシーメモリセルを選択的にテストするステップと
を備える。
本発明の半導体集積回路及びそのテスト方法によれば、テスト時間を短縮することができる。
以下、本発明の実施の形態について図面を参照して説明する。
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による半導体集積回路１０の構成を示し、図２に、本実施の形態によるテスト処理手順ＲＴ１０を示す。この半導体集積回路１０は、例えばＳＲＡＭなどからなるテスト対象としてのメモリ２０と、不揮発性記憶素子としてのヒューズ３０と、ＢＩＳＴ（ビルトインセルフテスト）回路４０とを有する。
ＢＩＳＴ回路４０は、ヒューズ読み出し回路５０と、ロウアドレス保持回路６０と、書き込み又は読み出し対象のメモリセルのアドレスを発生するアドレス発生回路７０と、当該ヒューズ読み出し回路５０、ロウアドレス保持回路６０及びアドレス発生回路７０の動作を制御する制御回路８０とを有する。なお、一般的なＢＩＳＴ回路と同様に構成することができる期待値発生回路及び比較回路などは、省略されている。
図２において、ＢＩＳＴ回路４０の制御回路８０は、半導体集積回路１０が図示しない半導体試験装置（テスタ）に接続され、テスト処理手順ＲＴ１０に入ると、ステップＳＰ１０において、アドレス発生回路７０の動作を制御することにより、書き込み及び読み出し対象のメモリセルのアドレスを発生させこれをメモリ２０に与えさせると共に、書き込み及び読み出しのための制御信号をメモリ２０に与える。
これにより制御回路８０は、メモリ２０を形成する全てのメモリセルに対して１メモリセルずつ書き込み及び読み出しを順次行うことにより、不良メモリセルを検出する。
ステップＳＰ２０において、ＢＩＳＴ回路４０の制御回路８０は、検出された不良メモリセルのロウアドレス（以下、これを不良メモリセルロウアドレスと呼ぶ）を図示しないテスタを介してヒューズ３０に記憶する。ヒューズ３０は、この記憶している不良メモリセルロウアドレスをメモリ２０に与える。
メモリ２０は、いわゆるリダンダンシー機能を有し、例えばＢＩＳＴ回路４０のアドレス発生回路７０から与えられたロウアドレスが、ヒューズ３０から与えられた不良メモリセルロウアドレスと一致する場合には、リダンダンシーメモリセルに置き換えた上で書き込み及び読み出しを行う。
なお、本実施の形態の場合、メモリ２０は、リダンダンシーメモリセルがロウ方向に沿って複数配置されたリダンダンシー領域を有し、これによりロウ方向に沿って複数配置されたメモリセル領域を置き換えの単位として採用する。
ステップＳＰ３０において、ＢＩＳＴ回路４０の制御回路８０は、ヒューズ読み出し回路５０、ロウアドレス保持回路６０及びアドレス発生回路７０の動作を制御することにより、置き換えが正しく行われるか否かについての再テストを行う。
具体的には、まずヒューズ読み出し回路５０は、ヒューズ３０から不良メモリセルロウアドレスを読み出し、これをロウアドレス保持回路６０に記憶する。なお、ロウアドレス保持回路６０は、不良メモリセルロウアドレスが複数検出された場合には、これら複数の不良メモリセルロウアドレスを全て保持する。
ロウアドレス保持回路６０は、この保持している不良メモリセルロウアドレスをアドレス発生回路７０に与える。アドレス発生回路７０は、ロウアドレスについては、不良メモリセルロウアドレスに固定し、カラムアドレスについては、通常のテスト（ステップＳＰ１０におけるテスト）と同様にアドレスを発生させることにより、書き込み及び読み出し対象のメモリセルのアドレスを発生しメモリ２０に与える。このようにアドレス発生回路７０は、不良メモリセルロウアドレスに複数配置されているメモリセル列のアドレスのみを選択的に発生する。
これと共に、制御回路８０は、書き込み及び読み出しのための制御信号をメモリ２０に与える。この場合、メモリ２０は、アドレス発生回路７０から不良メモリセルロウアドレスが与えられると、書き込み及び読み出し対象のメモリセル領域を、リダンダンシーメモリセル領域に置き換えた上で、書き込み及び読み出しを行う。このように制御回路８０は、ステップＳＰ１０ではテストが行われていないリダンダンシーメモリセルのみを選択的にテストした後、ステップＳＰ４０に移って当該処理手順ＲＴ１０を終了する。
このように本実施の形態によれば、置き換えが正しく行われるか否かについての再テストを行う際、全てのメモリセルを再テストする比較例と比較して、再テストに要するテスト時間を大幅に短縮することができ、従って全体のテスト時間を短縮することができる。
例えば、１２８ロウ分のメモリセル列に対して１ロウ分のリダンダンシーメモリセル列が設けられている場合、比較例による再テストを行うと１２８ロウ分のアドレスを発生させる必要があるのに対して、本実施の形態によれば、１ロウ分のアドレスを発生させるだけで良い。これにより、再テストに要するテスト時間を、メモリ２０の構成にもよるが、最大で、比較例によるテスト時間の１／１２８に短縮することができる。
（２）第２の実施の形態
図３に、本発明の第２の実施の形態による半導体集積回路１００の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
本実施の形態の場合、メモリ１１０は、リダンダンシーメモリセルがカラム方向に沿って複数配置されたリダンダンシー領域を有し、これによりカラム方向に沿って複数配置されたメモリセル領域を置き換えの単位として採用する。
従って、ＢＩＳＴ回路１２０の制御回路８０は、検出された不良メモリセルのカラムアドレス（以下、これを不良メモリセルカラムアドレスと呼ぶ）を図示しないテスタを介してヒューズ３０に記憶する。ヒューズ読み出し回路５０は、ヒューズ３０から不良メモリセルカラムアドレスを読み出し、これをカラムアドレス保持回路１３０に記憶する。
カラムアドレス保持回路１３０は、この保持している不良メモリセルカラムアドレスをアドレス発生回路７０に与える。アドレス発生回路７０は、カラムアドレスについては、不良メモリセルカラムアドレスに固定し、ロウアドレスについては、通常のテスト（ステップＳＰ１０におけるテスト）と同様にアドレスを発生させることにより、書き込み及び読み出し対象のメモリセルのアドレスを発生しメモリ１１０に与える。このようにアドレス発生回路７０は、不良メモリセルカラムアドレスに複数配置されているメモリセル列のアドレスのみを選択的に発生することにより、置き換えが正しく行われるか否かについての再テストを行う。
このように本実施の形態によれば、第１の実施の形態と同様に、置き換えが正しく行われるか否かについての再テストを行う際、全てのメモリセルを再テストする比較例と比較して、再テストに要するテスト時間を大幅に短縮することができ、従って全体のテスト時間を短縮することができる。
例えば、１２８カラム分のメモリセル列に対して１カラム分のリダンダンシーメモリセル列が設けられている場合、比較例による再テストを行うと１２８カラム分のアドレスを発生させる必要があるのに対して、本実施の形態によれば、１カラム分のアドレスを発生させるだけで良い。これにより、再テストに要するテスト時間を、メモリ１１０の構成にもよるが、最大で、比較例によるテスト時間の１／１２８に短縮することができる。
（３）第３の実施の形態
図４に、本発明の第３の実施の形態による半導体集積回路２００の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
本実施の形態の場合、メモリ２１０は、リダンダンシーメモリセルがロウ方向に沿って複数配置された第１のリダンダンシー領域と、リダンダンシーメモリセルがカラム方向に沿って複数配置された第２のリダンダンシー領域とを有し、これによりロウ方向に沿って複数配置されたメモリセル領域と、カラム方向に沿って複数配置されたメモリセル領域とを置き換えの単位として採用する。
従って、ＢＩＳＴ回路２２０の制御回路８０は、例えば複数の不良メモリセルを検出した場合、当該検出された複数の不良メモリセルのうち、一方の不良メモリセルの不良メモリセルロウアドレスをヒューズ３０に記憶すると共に、他方の不良メモリセルの不良メモリセルカラムアドレスをヒューズ３０に記憶する。
ヒューズ読み出し回路５０は、ヒューズ３０から不良メモリセルロウアドレスを読み出し、これをロウアドレス保持回路６０に記憶すると共に、ヒューズ３０から不良メモリセルカラムアドレスを読み出し、これをカラムアドレス保持回路２３０に記憶する。
ロウアドレス保持回路６０は、この保持している不良メモリセルロウアドレスをアドレス発生回路７０に与える。アドレス発生回路７０は、ロウアドレスについては、不良メモリセルロウアドレスに固定し、カラムアドレスについては、通常のテスト（ステップＳＰ１０におけるテスト）と同様にアドレスを発生させることにより、書き込み及び読み出し対象のメモリセルのアドレスを発生しメモリ２１０に与える。
その後、カラムアドレス保持回路２３０は、この保持している不良メモリセルカラムアドレスをアドレス発生回路７０に与える。アドレス発生回路７０は、カラムアドレスについては、不良メモリセルカラムアドレスに固定し、ロウアドレスについては、通常のテスト（ステップＳＰ１０におけるテスト）と同様にアドレスを発生させることにより、書き込み及び読み出し対象のメモリセルのアドレスを発生しメモリ２１０に与える。
このようにアドレス発生回路７０は、不良メモリセルロウアドレスに複数配置されているメモリセル列と、不良メモリセルカラムアドレスに複数配置されているメモリセル列とのアドレスのみを選択的に発生することにより、置き換えが正しく行われるか否かについての再テストを行う。
このように本実施の形態によれば、第１の実施の形態と同様に、置き換えが正しく行われるか否かについての再テストを行う際、全てのメモリセルを再テストする比較例と比較して、再テストに要するテスト時間を大幅に短縮することができ、従って全体のテスト時間を短縮することができる。
例えば、１２８ロウ分のメモリセル列に対して１ロウ分のリダンダンシーメモリセル列が設けられ、かつ１２８カラム分のメモリセル列に対して１カラム分のリダンダンシーメモリセル列が設けられている場合、比較例による再テストを行うと１２８ロウ及び１２８カラム分のアドレスを発生させる必要があるのに対して、本実施の形態によれば、１ロウ及び１カラム分のアドレスを発生させるだけで良い。これにより、再テストに要するテスト時間を、比較例によるテスト時間の１／６４（＝１／１２８＋１／１２８）に短縮することができる。
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えばテスト対象のメモリとして、ＳＲＡＭに限らず、ＤＲＡＭなどを使用することも可能である。
本発明の第１の実施の形態による半導体集積回路の構成を示すブロック図である。 テスト処理手順を示すフローチャートである。 本発明の第２の実施の形態による半導体集積回路の構成を示すブロック図である。 本発明の第３の実施の形態による半導体集積回路の構成を示すブロック図である。
符号の説明
１０、１００、２００ 半導体集積回路
２０、１１０、２１０ メモリ
３０ ヒューズ
４０、１２０、２２０ ＢＩＳＴ回路
５０ ヒューズ読み出し回路
６０ ロウアドレス保持回路
７０ アドレス発生回路
８０ 制御回路
１３０、２３０ カラムアドレス保持回路

Claims (5)

  1. 書き込み及び読み出し対象のメモリセルのアドレスが、不良メモリセルアドレスと一致する場合には、書き込み及び読み出し対象のメモリセルをリダンダンシーメモリセルに置き換えるテスト対象のメモリと、
    前記メモリをテストすることによって検出された前記不良メモリセルアドレスを記憶し、前記不良メモリセルアドレスを前記メモリに与える不揮発性記憶素子と、
    前記不揮発性記憶素子から、前記不良メモリセルアドレスを読み出す読み出し回路と、
    前記読み出し回路によって読み出された前記不良メモリセルアドレスを保持するアドレス保持回路と、
    前記アドレス保持回路に保持されている不良メモリセルアドレスに基づいて、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生するアドレス発生回路と、
    前記アドレス発生回路によって発生されたアドレスに基づいて、置き換えが正しく行われるか否かについての再テストを行うことにより、前記リダンダンシーメモリセルを選択的にテストする制御回路と
    を備えることを特徴とする半導体集積回路。
  2. 前記メモリは、前記リダンダンシーメモリセルがロウ方向に沿って複数配置されたリダンダンシー領域を有し、
    前記アドレス発生回路は、ロウアドレスを不良メモリセルロウアドレスに固定した上で、カラムアドレスを発生させることにより、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生することを特徴とする請求項１記載の半導体集積回路。
  3. 前記メモリは、前記リダンダンシーメモリセルがカラム方向に沿って複数配置されたリダンダンシー領域を有し、
    前記アドレス発生回路は、カラムアドレスを不良メモリセルカラムアドレスに固定した上で、ロウアドレスを発生させることにより、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生することを特徴とする請求項１記載の半導体集積回路。
  4. 書き込み及び読み出し対象のメモリセルのアドレスが、不揮発性記憶素子に記憶されている不良メモリセルアドレスと一致する場合には、書き込み及び読み出し対象のメモリセルをリダンダンシーメモリセルに置き換えるテスト対象のメモリに対して、置き換えが正しく行われるか否かについての再テストを行う際に、
    前記不揮発性記憶素子から、前記不良メモリセルアドレスを読み出すステップと、
    前記読み出された前記不良メモリセルアドレスを保持するステップと、
    前記保持されている前記不良メモリセルアドレスに基づいて、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生するステップと、
    前記発生された前記アドレスに基づいて、置き換えが正しく行われるか否かについての再テストを行うことにより、前記リダンダンシーメモリセルを選択的にテストするステップと
    を備えることを特徴とする半導体集積回路のテスト方法。
  5. 前記メモリは、前記リダンダンシーメモリセルがロウ方向に沿って複数配置されたリダンダンシー領域を有し、
    前記メモリセルのアドレスを選択的に発生するステップでは、ロウアドレスを不良メモリセルロウアドレスに固定した上で、カラムアドレスを発生させることにより、前記リダンダンシーメモリセルに置き換えられた前記メモリセルのアドレスを選択的に発生することを特徴とする請求項４記載の半導体集積回路のテスト方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
CN103529338B (zh) * 2013-10-30 2016-02-24 中国航空工业集团公司第六三一研究所 一种串列式的熔丝上电状态读取电路及方法
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310581A (ja) * 1993-04-27 1994-11-04 Hitachi Ltd 半導体記憶装置の検査方法、及び検査装置
KR100265765B1 (ko) * 1998-02-06 2000-10-02 윤종용 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법
JPH11316259A (ja) * 1998-04-30 1999-11-16 Toshiba Corp 半導体試験装置およびこれを用いた半導体試験方法
JP2000113697A (ja) * 1998-10-02 2000-04-21 Hitachi Ltd 半導体記憶装置およびその製造方法
US6067262A (en) * 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
JP2001035187A (ja) * 1999-07-21 2001-02-09 Hitachi Ltd 半導体装置およびその冗長救済方法
JP2002109899A (ja) * 2000-07-26 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを備える半導体集積回路装置
JP2002056691A (ja) * 2000-08-04 2002-02-22 Fujitsu Ltd 半導体装置の試験装置及び試験方法
JP3594891B2 (ja) * 2000-09-12 2004-12-02 沖電気工業株式会社 半導体記憶装置およびその検査方法
US6728910B1 (en) * 2000-09-20 2004-04-27 Lsi Logic Corporation Memory testing for built-in self-repair system
JP2003007092A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置

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