JP5210262B2 - メモリテスト回路 - Google Patents
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Description
本発明のメモリテスト回路は、ダイレクトメモリBIST(Built In Self Test)モードとリダンダンシメモリBISTモードとを実行する。
ダイレクトメモリBISTモードにおいて、入力データ切り替え回路(RDNIM)は、実アレイ部及び冗長部に対するデータを表すテストデータ(MBCTRLO[9:0])を出力テストデータ(RDISELIO[9:0])としてテスト対象メモリ(MEMR)に出力する。メモリBISTコンパレータ(MBCMPM)は、テスト対象メモリ(MEMR)からの読出データ(MEMRO[9:0])が表す値と、照合用期待値(COMPVAL[9:0])とを照合し、それらの照合の結果をテスト結果(STATUS)として出力する。
リダンダンシメモリBISTモードにおいて、入力データセレクタ(DSEL)は、リダンダンシメモリBIST(Built In Self Test)モードにおいて、テストデータ(MBCTRLO[9:0])のうちの、冗長部に対するデータを除くテストデータ(MBCTRLO[8:1])を入力選択データ(DSELO[7:0])として出力する。入力データ切り替え回路(RDNIM)は、入力選択データ(DSELO[7:0])と、リダンダンシコードを表す出力リダンダンシコード(RDNCSELO[7:0])とに基づいて、入力選択データ(DSELO[7:0])に冗長ビット分を加えたデータ(RDNIO[9:0])を出力テストデータ(RDISELIO[9:0])としてテスト対象メモリ(MEMR)に出力する。出力データ切り替え回路(RDNOM)は、テスト対象メモリ(MEMR)からの読出データ(MEMRO[9:0])と、出力リダンダンシコード(RDNCSELO[7:0])とに基づいて、読出データ(MEMRO[9:0])から冗長ビット分を除いたデータ(RDNOO[7:0])を出力選択データ(RDISELOO[7:0])として出力する。メモリBISTコンパレータ(MBCMPM)は、出力選択データ(RDISELOO[7:0])が表す値と、照合用期待値(COMPVAL[9:0])のうちの、実アレイ部に対する期待値とを照合し、それらの照合の結果をテスト結果(STATUS)として出力する。
図3は、本発明の実施形態によるメモリテスト回路を示すブロック図である。
図8は、本発明の実施形態によるメモリテスト回路の動作を示すタイミングチャートである。
以上の説明により、本発明の実施形態によるメモリテスト回路では、テスト範囲を拡大するために、ダイレクトメモリBISTモードとリダンダンシメモリBISTモードとの2つのテスト経路を実現している。これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリBISTモードにおいて、テスト対象メモリMEMRの実アレイ部と冗長部との全てのビットを対象としたメモリBISTを実行し、リダンダンシメモリBISTモードにおいて、テスト対象メモリMEMRの実アレイ部のビットのビットのみを対象としたメモリBISTを実行することができる。このように、本発明の実施形態によるメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。従って、従来に比べてテスト品質が低下しない。
SLO[7:0] データ
MBCTRLO[9:0] テストデータ
MODE モード切替信号
DSEL 入力データセレクタ
DSELO[7:0] 入力選択データ
RDNI リダン入力データ切り替え回路
RDNIO[9:0] リダンダンシ入力データ
RDISELI リダンダイレクトデータセレクタ
RDISELIO[9:0] 出力テストデータ
RDNDISEL リダンダイレクト切替信号
MEMR テスト対象メモリ
MEMRO[9:0] データ出力信号
RDNO リダン出力データ切り替え回路
RDNOO[7:0] リダンダンシ出力データ
RDISELO 出力データセレクタ
RDISELOO[7:0] 出力選択データ
RDNCODESEL リダンダンシコード切替信号
RDNCODE[7:0] リダンダンシコード
TRDNCODE[7:0] テスト用リダンダンシコード
RDNCSEL リダンコードセレクタ
RDNCSELO[7:0] 出力リダンダンシコード
SIG モード設定信号
TAPC テストアクセスポートコントローラ
TAPSIG 制御信号
MBCTRLM メモリBISTコントローラ
COMPVAL[9:0] 照合用期待値
MBCMPM メモリBISTコンパレータ
STATUS メモリBIST結果出力信号
RDNIM 入力データ切り替え回路
RDNOM 出力データ切り替え回路
Claims (1)
- 実アレイ部と冗長部とを有するテスト対象メモリをテストするメモリテスト回路であって、
リダンダンシメモリBIST(Built In Self Test)モードにおいて、前記実アレイ部及び前記冗長部に対するデータを表すテストデータのうちの、前記冗長部に対するデータを除くテストデータを入力選択データとして出力する入力データセレクタと、
ダイレクトメモリBISTモードにおいて、前記テストデータを出力テストデータとして前記テスト対象メモリに出力し、前記リダンダンシメモリBISTモードにおいて、前記入力選択データと、リダンダンシコードを表す出力リダンダンシコードとに基づいて、前記入力選択データに冗長ビット分を加えたデータを前記出力テストデータとして前記テスト対象メモリに出力する入力データ切り替え回路と、
前記リダンダンシメモリBISTモードにおいて、前記テスト対象メモリからの読出データと、前記出力リダンダンシコードとに基づいて、前記読出データから前記冗長ビット分を除いたデータを出力選択データとして出力する出力データ切り替え回路と、
前記ダイレクトメモリBISTモードにおいて、前記読出データが表す値と照合用期待値とを照合し、それらの照合の結果をテスト結果として出力し、前記リダンダンシメモリBISTモードにおいて、前記出力選択データが表す値と、前記照合用期待値のうちの、前記実アレイ部に対する期待値とを照合し、それらの照合の結果を前記テスト結果として出力するメモリBISTコンパレータと
を具備するメモリテスト回路。
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