JP2006268886A - 半導体記憶装置 - Google Patents

Abstract

【課題】 冗長救済後も冗長救済前に用いたテストパターンを用いてテストすることができる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリ領域１０内にメモリセル領域２０と冗長メモリセル領域３０を含め、データの書き込み回路１００と、データの読み出し回路１１０と、メモリセル領域１０中で不良が発生した場合に不良メモリセルの不良情報を記憶する不良情報記憶回路１２０と、不良情報記憶回路１２０の不良情報に含まれるアドレス情報とメモリセル領域１０のメモリセルを選択するアドレスを比較するアドレス比較回路１３０と、アドレス比較回路１３０においてアドレスが一致したときにデータを変換するかどうかの判定を行うデータ判定回路１４０と、データ判定回路１４０からの信号を元に書き込み回路１００へのデータ、及び読み出し回路１１０からのデータを変換するデータ変換回路１５０を備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に冗長救済後のメモリセルのデータ配置に有効な技術に関するものである。

近年、半導体記憶装置に置いては、大規模化、高集積化が進められており、それを搭載する製品の歩留まりに大きく影響を与えている。そのため、冗長救済用のメモリセルを搭載し、不良メモリセルが発生した場合に、冗長救済用のメモリセルと置き換えることにより、歩留まりを向上させている。

このような半導体記憶装置では、例えば、特許文献１に開示されているように、冗長救済用の冗長メモリ領域を通常のメモリ領域に隣接して配置し、もし通常のメモリ領域のメモリセルに不良が発生した場合は、隣接して配置されている冗長メモリ領域のメモリセルと置換することで救済する冗長方式が用いられている。
特開平５−３３４８９６号公報（図１）

しかしながら、従来の冗長救済方式においては、冗長救済を行うことで、通常のメモリセル領域と異なる冗長メモリセル領域にデータを置換することで、データの物理配置が変わるため、冗長救済前に用いたテストパターンを冗長救済後も用いた場合に、所定のデータ配置にならないという課題があった。

例えば、隣接間のショートを検査するためにストライプパターンやチェッカーパターンがテストパターンとして用いられる場合、冗長救済後のデータの配置によっては（メモリセルが配置されたメモリセル領域と冗長メモリセルが配置された領域の境界において、冗長メモリセルに置き換えられるカラムラインによっては）、隣接するメモリセル間が異電位にならない場合が生じ、ストライプパターンやチェッカーパターンでは検査もれが発生する可能性があった。すなわち、メモリセルと同じテストパターンではストライプパターンやチェッカーパターンにならないという課題があった。

そこで、本発明は、冗長救済後も冗長救済前に用いたテストパターンを用いてテストすることができる半導体記憶装置を提供することを目的としたものである。

前述した目的を達成するために、本発明の半導体記憶装置は、以下の構成を備える。
つまり、本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、前記メモリセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、前記アドレス比較回路において、アドレスが一致したときに、データを変換するかどうかの判定を行うデータ判定回路と、前記データ判定回路からの信号を元に、前記書き込み回路へのデータ、及び前記読み出し回路からのデータを変換するデータ変換回路とを備える。

上記構成によれば、冗長救済メモリにおいては、メモリセル領域に不良メモリセルが発生した場合、不良メモリセルのアドレス情報を不良情報記憶回路に記憶させ、そのアドレス情報を元に冗長メモリセルと置換するが、この不良メモリセルのアドレスによって、書き込み、及び読み出し時にデータを変換することによって、正常な検査ができる。すなわち、メモリセル領域と冗長メモリセル領域が隣接している場合においても、テストパターンを変更することなく、所定の検査を行うことができる。

また上記構成において、好ましくは、前記データ変換回路は、前記データ判定回路からの判定信号を元に、メモリセル領域と冗長メモリセル領域のいずれか一方、又は両方に配置されたメモリセルに対してデータを変換する。

また上記構成において、好ましくは、前記データ判定回路は、前記不良情報記憶回路に記憶されているカラム情報とロー情報のいずれか一方、又は両方の情報により判定を行う。

また上記構成において、好ましくは、前記メモリセル領域のメモリセルに不良が発生したときに、カラム単位で前記冗長メモリセル領域の冗長メモリセルに置き換える場合、前記データ判定回路は、カラムアドレスの最下位ビットの情報を元に判定を行う。

また上記構成において、好ましくは、前記メモリセル領域のメモリセルに不良が発生したときに、ロー単位で前記冗長メモリセル領域の冗長メモリセルに置き換える場合、前記データ判定回路は、ローアドレスの最下位ビットの情報を元に判定を行う。

また上記構成において、好ましくは、前記不良情報記憶回路は、前記不良メモリセルの不良アドレス情報と、前記不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、データ変換を実施するかどうかのデータ変換イネーブル情報のいずれか、又は全ての情報を備える。

また上記構成において、好ましくは、前記不良情報記憶回路は、不揮発性メモリで構成され、前記不揮発性メモリのデータによって不良情報が記憶される。
また上記構成において、好ましくは、前記不良情報記憶回路は、ヒューズで構成され、前記ヒューズの切断によって、前記ヒューズの抵抗値が変化することによって不良情報が記憶される。

また上記構成において、好ましくは、前記冗長メモリセル領域は、前記メモリセル領域のビット線と平行な方向に配置される。
また上記構成において、好ましくは、前記冗長メモリセル領域は、前記メモリセル領域のワード線と平行な方向に配置される。

また本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、前記メモリセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、前記アドレス比較回路において、アドレスが一致したときに、データを変換するかどうかの判定を行うデータ判定回路と、前記データ判定回路からの信号を元に、前記書き込み回路からのデータ、及び前記読み出し回路へのデータを変換するデータ変換回路とを備える。

また上記構成において、好ましくは、前記データ変換回路は、前記データ判定回路からの判定信号を元に、メモリセル領域と冗長メモリセル領域のいずれか一方、又は両方に配置されたメモリセルのビット線対の接続を反転する。

また本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、前記メモリセル領域に隣接されてダミーセルが配列されたダミーセル領域と、前記メモリ領域内で、前記ダミーセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路とを備える。

また上記構成において、好ましくは、前記ダミーセルは、前記メモリセルと同じ形状が含まれている。
また上記構成において、好ましくは、前記ダミーセルは、基盤に電位を供給する。

また上記構成において、好ましくは、前記メモリセル領域中で不良が発生した場合に、前記不良情報記憶回路の不良情報を元にダミーセルへの書き込みを制御するダミーセル制御回路を備える。

また上記構成において、好ましくは、前記不良情報記憶回路は、前記不良メモリセルの不良アドレス情報と、前記不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、ダミーセルへの書き込みを実施するかどうかのダミーセルイネーブル情報のいずれか、又は全ての情報を備える。

また本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、前記メモリセル領域とは隣接されていない領域に冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路とを備える。

また上記構成において、好ましくは、前記メモリセル領域と前記冗長メモリセル領域は、ワードドライバーをはさんでそれぞれ隣接しない領域に配置されている。
また本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、偶数カラム単位と偶数ロー単位のいずれか一方、又は両方の冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路とを備え、前記メモリセル領域のメモリセルに不良が発生したときに、偶数カラム単位でと偶数ロー単位にいずれか一方、又は両方の冗長メモリセル単位で前記冗長メモリセル領域の冗長メモリセルに置き換わる。

また本発明は、メモリ領域内で、メモリセルが配列されたメモリセル領域と、前記メモリ領域内で、２つのカラムと２つのローのいずれか一方、又は両方の冗長メモリセルが配列された冗長メモリセル領域と、前記メモリ領域にデータを書き込む書き込み回路と、前記メモリ領域からデータを読み出す読み出し回路と、前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路とを備え、前記メモリセル領域の奇数カラムと奇数ローのいずれか一方、又は両方のメモリセルに不良が発生したときに、前記冗長メモリセル領域の奇数カラムと奇数ローのいずれか一方、又は両方の冗長メモリセルに置き換わり、前記メモリセル領域の偶数カラムと偶数ローのいずれか一方、又は両方のメモリセルに不良が発生したときに、前記冗長メモリセル領域の偶数カラムと偶数ローのいずれか一方、又は両方の冗長メモリセルに置き換わる。

本発明の半導体記憶装置は、上記構成を有し、冗長救済処理前後において、メモリセルの物理配置が異なったとしても、隣接するメモリセル間の影響を考慮したテストパターンを変更することなく、冗長救済情報を元に、冗長救済処理前後で同じテストパターンを用いて、テストすることができ、テスト効率を改善することができる、という効果を有している。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は本発明の実施の形態１における半導体記憶装置のブロック図である。

図１において、１０はメモリ領域であり、このメモリ領域１０に、メモリセルが配列されたメモリセル領域２０と、このメモリセル領域２０に隣接されて冗長メモリセルが配列された冗長メモリセル領域３０が含まれている。前記メモリセル領域２０は、冗長救済判定をする前の領域であり、冗長メモリセル領域３０は、メモリセル領域２０に不良が発生した場合に、メモリセル領域２０のメモリセルと置換する領域である。

また図１において、１２０は不良情報記憶回路であり、この不良情報記憶回路１２０は、メモリセル領域２０のメモリセルに不良が発生したときに、不良メモリセルの不良アドレス情報と、不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、データ変換を実施するかどうかのデータ変換イネーブル情報のいずれかの情報を備えており、ヒューズで構成され、ヒューズの切断によってヒューズの抵抗値が変化することによって情報を記憶する。なお、この不良情報記憶回路１２０を、不揮発性メモリで構成してもよく、また不良メモリセルの不良アドレス情報と、不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、データ変換を実施するかどうかのデータ変換イネーブル情報の全ての情報を備えてもよい。

また図１において、７０は制御ロジック領域であり、制御ロジック領域７０に、書き込み回路１００と、読み出し回路１１０と、アドレス比較回路１３０と、データ判定回路１４０と、データ変換回路１５０が含まれており、この制御ロジック領域７０を介して、メモリセル領域２０のメモリセルを選択するアドレス信号３００がメモリ領域１０へ入力される。また制御ロジック領域７０へメモリ領域１０の入力データ３１０が入力され、制御ロジック領域７０よりメモリ領域１０からの出力データ３２０が出力される。

前記書き込み回路１００は、メモリセル領域２０および冗長メモリセル領域３０のメモリセルに対して、データを書き込む。
また前記読み出し回路１１０は、メモリセル領域２０および冗長メモリセル領域３０のメモリセルからデータを読み出す。

また前記アドレス比較回路１３０は、メモリセル領域２０のメモリセルのアドレス情報３００と不良情報記憶回路１２０の不良情報信号２２０を比較して、アドレスが一致した場合に、書き込み回路１００と読み出し回路１１０へ不良アドレス一致信号２３０を出力し（アクティブ状態とし）、データ判定回路１４０へ不良アドレス信号２３１を出力する。

データ判定回路１４０は、アドレス比較回路１３０から入力された不良アドレス信号２３１を元にデータを反転するかどうかを、カラム単位で冗長メモリセル領域３０の冗長メモリセルに置き換える場合、不良情報記憶回路１２０に記憶されているカラムアドレスの最下位ビットの情報（カラム情報）を元に判定を行い、ロー単位で冗長メモリセル領域３０の冗長メモリセルに置き換える場合、不良情報記憶回路１２０に記憶されているローアドレスの最下位ビットの情報（ロー情報）を元に判定を行い、データを反転するとき、データ判定信号２４０をデータ変換回路１５０へ出力する（アクティブ状態とする）。

データ変換回路１５０は、データ判定回路１４０からのデータ判定信号２４０がアクティブ状態のときは、入力データ３１０のデータを反転して書き込み回路１００へ出力し、読み出し回路１１０からの読み出しデータを反転して出力データ３２０として出力する。

図２に、メモリ領域１０のメモリセルの回路図の一例、図３に制御ロジック領域７０の要部ブロック図を示す。
メモリセル２１は、メモリセル領域２０内にアレイ状に配置されているメモリセルで、カラムを形成するメモリセル２１群のビット線対４０，４１毎にそれぞれ、書き込み回路１００ａと読み出し回路１１０ａが接続され、これら書き込み回路１００ａと読み出し回路１１０ａ毎にそれぞれ、書き込み回路１００ａと読み出し回路１１０ａの実行を、不良アドレス一致信号２３０がアクティブのときに停止する書き込み選択回路１６０ａと読み出し選択回路１７０ａが設けられている。この構成により、不良アドレス一致信号２３０がアクティブではないとき、アドレス信号３００のロー情報に応じてワード線５０，５１が活性化されることにより、アドレス信号３００のカラム情報に相当するビット線対４０，４１を通して、メモリセル内部ノード６０，６１に対して、書き込み回路１００ａによりデータの書き込みが行われ、読み出し回路１１０ａによりデータの読み出しが行われる。

冗長メモリセル領域３０は、メモリセル領域２０のビット線対４０，４１と平行な方向で、メモリセル領域２０のワード線５０，５１と平行な方向に配置されている。その冗長メモリセル３１は、冗長メモリセル領域３０内にアレイ状に配置されているメモリセルで、カラムを形成するメモリセル３１群のビット線対４２，４３に、書き込み回路１００ｂと読み出し回路１１０ｂが接続され、この書き込み回路１００ｂと読み出し回路１１０ｂ毎にそれぞれ、書き込み回路１００ｂと読み出し回路１１０ｂの実行を、不良アドレス一致信号２３０がアクティブのとき実行する書き込み選択回路１６０ｂと読み出し選択回路１７０ｂが設けられている。この構成により、不良アドレス一致信号２３０がアクティブのとき、メモリセル２１と同様に、アドレス信号３００のロー情報に応じてワード線５０，５１が活性化されることにより、ビット線対４２，４３を通して、冗長メモリセル３１のメモリセル内部ノード６２，６３に対して、書き込み回路１００ｂによりデータの書き込みが行われ、読み出し回路１１０ｂによりデータの読み出しが行われる。

またデータ変換回路１５０は、入力データ３１０の入力回路１８０と、出力データ３２０の出力回路１８５と、データ判定回路１４０からのデータ判定信号２４０がアクティブ状態のとき入力回路１８０から入力した入力データ３１０を反転して出力するデータ反転回路１９０と、データ判定信号２４０がアクティブ状態のときメモリ領域１０から読み出したデータを反転し出力回路１８５へ出力するデータ反転回路１９５から構成されている。

上記メモリ領域１０の構成により、メモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１は、隣接しているため、それぞれのメモリセル内部ノードの影響を受けやすく、チェッカーやストライプパターン等のテストパターンで故障を検出する必要がある。

図４は、メモリ領域１０にチェッカーパターンのデータを配置した場合のデータ配列の一例である。メモリセル領域２０にチェッカーパターンを配置したとき、カラムＣ５に不良が検出され、冗長メモリセル領域３０のメモリセル列Ｒ０と置き換えた場合を示している。

以下、上記構成による動作を説明する。
メモリ領域１０に含まれるメモリセル領域２０で不良メモリセルが発生した場合、不良情報記憶回路１２０は、図５に示すように、メモリ検査の結果を検索して不良アドレスの有無を確認して、不良情報を記憶する。

続いて、メモリセル領域２０のメモリセルを選択するアドレス信号３００と不良情報記憶回路１２０からの不良情報信号２２０をアドレス比較回路１３０で比較し、アドレスが一致した場合に、書き込み回路１００（１００ａ，１００ｂ）と読み出し回路１１０（１１０ａ，１１０ｂ）への不良アドレス一致信号２３０をアクティブ状態とする。すると、書き込み回路１００ｂと読み出し回路１１０ｂは、書き込み選択回路１６０ｂと読み出し回路１７０ｂの機能により冗長メモリセル領域３０へのアクセスが可能となる。

冗長救済処理をする前は、メモリセル領域２０のメモリセル２１のみに対してアクセスをするため、データの配置は所定の配置にするテストパターンを入力することができるが、メモリセル領域２０内に不良メモリセルが発生し、冗長メモリセル領域３０のメモリセル３１と置換する場合、メモリ領域１０内のデータの配置が所定の配置と異なる場合が発生する。

図２に示すように、メモリセル領域２０と冗長メモリセル領域３０が隣接して配置されている場合、メモリセル領域２０のメモリセル２１の内部ノード６１と、冗長メモリセル領域３０のメモリセル３１の内部ノード６２がショートしているような不良を検出するには、それぞれの内部ノードを異電位にするようなテストパターンを入力する必要がある。ところが、図４に示すようにメモリセル領域２０のカラムＣ５が冗長救済されて、冗長メモリセル領域３０のカラムＲ０と置き換えられた場合、メモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１はそれぞれ同じ電位に設定されてしまい、内部ショートの不良を検出することができない。

そこで、アドレス比較回路１３０では、冗長メモリセル領域３０のメモリセル３１をアクセスする場合に、不良アドレス一致信号２３０をアクティブにするとともに、データ判定回路１４０にて救済されるアドレスからデータを反転するかどうかを判定する。すなわち、データ判定回路１４０は、カラム単位で冗長メモリセル領域３０の冗長メモリセルに置き換える場合、カラムアドレスの最下位ビットの情報を元に判定を行い、カラムアドレスの最下位ビットのメモリセル領域２０のメモリセル２１と、冗長メモリセル領域３０のメモリセル３１が同じ電位とはならないように判定する。なお、データ判定回路１４０は、ロー単位で冗長メモリセル領域３０の冗長メモリセルに置き換える場合、ローアドレスの最下位ビットの情報を元に判定を行い、ローアドレスの最下位ビットのメモリセル領域２０のメモリセル２１と、冗長メモリセル領域３０のメモリセル３１が同じ電位とはならないように判定する。

たとえば、図４に示すように、メモリセル領域２０のカラムＣ５を、冗長メモリセル領域３０のカラムＲ０へ置き換え、冗長救済される場合、隣接するメモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１が同じ電位“Ｈ”となるため、データ変換回路１５０にて、冗長メモリセル領域３０のカラムＲ０に反転データ“Ｌ”を書き込むように、データを反転する。データを反転するとき、データ判定信号２４０をアクティブ状態とする。

データ変換回路１５０は、データ判定回路１４０からのデータ判定信号２４０がアクティブ状態のときは、入力データ３１０のデータを反転して書き込み回路１００ｂに入力し、読み出し回路１１０ｂからの読み出しデータを反転して出力データ３２０として出力する。

以上のように本実施の形態１によれば、冗長救済処理前後において、メモリセル２１，３１の物理配置が異なったとしても、所定のデータ配置にデータを変換することで、隣接するメモリセル２１，３１間の影響を考慮したテストパターンを変更することなく、冗長救済処理前後で同じテストパターンを用いてテストすることができ、テスト効率を改善することができる。

なお、本実施の形態１において、データ変換回路１５０は、冗長メモリセル領域３０の冗長メモリセル３１に対してデータ変換を行っているが、隣接するメモリセル領域２０のメモリセル２１に対してデータ変換を行うようにすることも可能であり、また両方に配置されたメモリセル２１，３１に対してデータを変換することも可能である。

また本実施の形態１において、データ判定回路１４０は、不良情報記憶回路１２０に記憶されているカラム情報またはロー情報のいずれかにより、データを反転するかどうかを判定しているが、不良情報記憶回路１２０に記憶されているカラム情報とロー情報の両方の情報より判定することも可能である。
［実施の形態２］
図６は本発明の実施の形態２における半導体記憶装置のブロック図である。なお、実施の形態１と同様の構成には、同一の符号を付して説明を省略する。

本発明の実施の形態２では、実施の形態１における、書き込み回路１００および読み出し回路１１０と、データ変換回路１５０の配置を逆としている。
これにより、データ変換回路１５０は、データ判定回路１４０からのデータ判定信号２４０を元に、書き込み回路１００からのデータを変換して冗長メモリ領域３０へ出力し、冗長メモリ領域３０より読み出したデータを変換して読み出し回路１１０へ出力する。このデータを変換するとき、冗長メモリセル領域３０メモリセル３１のビット線対４２，４３の接続を反転する。

このような構成により、本実施の形態２によれば、冗長救済処理前後において、メモリセル２１，３１の物理配置が異なったとしても、所定のデータ配置にデータを変換することで、隣接するメモリセル２１，３１間の影響を考慮したテストパターンを変更することなく、冗長救済処理前後で同じテストパターンを用いてテストすることができる。

なお、本実施の形態２において、データ変換回路１５０は、データ変換時、冗長メモリセル領域３０メモリセル３１のビット線対４２，４３の接続を反転しているが、隣接するメモリセル領域２０のメモリセル２１のビット線対４０，４１の接続を反転することも可能であり、また両方に配置されたメモリセル２１，３１のビット線対４０，４１とビット線対４２，４３の接続を反転することも可能である。
［実施の形態３］
図７は本発明の実施の形態３における半導体記憶装置のブロック図である。なお、実施の形態１と同様の構成には、同一の符号を付して説明を省略する。

本発明の実施の形態３では、メモリ領域１０内で、メモリセル領域２０に隣接されて、メモリセル２１と同じ形状でダミーセルが配列されたダミーセル領域８０が設けられ、ダミーセル領域８０に隣接されて前記冗長メモリセル領域３０が設けられている。またダミーセルにより基盤に電位を供給している。

このように、冗長メモリセル領域２０とメモリセル領域２０間が離されて配置されていることにより、本発明の実施の形態３では、データ判定回路１４０とデータ変換回路１５０が不要となり、削除している。

このような構成により、本実施の形態３によれば、メモリセル領域２０と冗長メモリセル領域３０との間にダミーセル領域８０が配置されることにより、冗長救済処理前後において、メモリセル２１，３１の物理配置が異なったとしても、隣接するメモリセル２１，３１間の影響を考慮したテストパターンを変更することなく、冗長救済処理前後で同じテストパターンを用いてテストすることができる。

なお、本実施の形態３では、書き込み回路１００と読み出し回路１１０は、アドレス比較回路１３０の不良アドレス一致信号２３０がアクティブとなると、冗長メモリセル領域３０へのアクセスしているが、図８に示すように、メモリセル領域２０中で不良が発生した場合に、不良情報記憶回路１２０の不良情報を元にダミーセル領域８０のダミーセルへの書き込みを制御するダミーセル制御回路９０を設けて、冗長メモリセル領域３０に代えて、ダミーセル領域８０のダミーセルへアクセスするようにすることもできる。このとき、不良情報記憶回路１２０は、不良メモリセル２１の不良アドレス情報と、不良メモリセル２１の不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、ダミーセルへの書き込みを実施するかどうかのダミーセルイネーブル情報のいずれか、または全ての情報を備える。

また、本実施の形態３では、メモリセル領域２０と冗長メモリセル領域３０との間にダミーセル領域８０が配置されているが、図９に示すように、メモリセル領域２０とは隣接されていない領域に冗長メモリセル領域３０を設けることも可能である。このときメモリセル領域２０と冗長メモリセル領域３０が物理的に離して設けられていることから、データ判定回路１４０とデータ変換回路１５０は不要である。なお、メモリセル領域２０と冗長メモリセル領域３０を、ワードドライバーをはさんでそれぞれ隣接しない領域に配置するようにすることも可能である。
［実施の形態４］
図１０は本発明の実施の形態４における半導体記憶装置のブロック図である。なお、実施の形態１と同様の構成には、同一の符号を付して説明を省略する。

本発明の実施の形態４では、メモリ領域１０の構成を実施の形態１と換えている。すなわち、上記実施の形態１では、メモリ領域１０において、冗長メモリセル領域３０を、メモリセル領域２０の１カラムに相当する、１カラムＲＯのメモリセル３１を設けて構成しているが、図１１に示すように、実施の形態４では、冗長メモリセル領域３０’を、メモリセル領域２０の２カラム分のカラムＲ０，Ｒ１を設けている。また上記実施の形態１のデータ判定回路１４０とデータ変換回路１５０を不要としている。

アドレス比較回路１３０は、不良情報記憶回路１２０の不良情報信号２２０に基づいて不良が発生したカラムだけではなく、このカラムと対を形成しているカラム（偶数カラムと奇数カラム）にも不良が発生したものとして記憶し、これら対のカラムの不良情報と、メモリセル領域２０のメモリセルのアドレス情報３００を比較して、アドレスが一致した場合に、書き込み回路１００と読み出し回路１１０に不良アドレス一致信号２３０をアクティブ状態にする。

すなわち、図１１に示すように、メモリセル領域２０内に不良メモリセルが発生し、冗長救済処理として冗長メモリセル領域３０のメモリセル３１と置換する場合、不良が発生したカラムだけではなく、このカラムと対を形成しているカラム（偶数カラムと奇数カラム）を、冗長メモリセル領域３０のカラムＲ０，Ｒ１のメモリセル３１と置き換える。たとえば、奇数カラムＣ１で不良が発生した場合、冗長メモリセル領域３０の奇数カラムＲ１に置き換えだけでなく、対となる偶数カラムＣ０を冗長メモリセル領域３０の偶数カラムＲ０に置き換える。書き込み回路１００と読み出し回路１１０は、置き換えられた冗長メモリセル領域３０のカラムＲ０，Ｒ１に対してデータの書き込みおよび読み出しを実行する。

上記構成により、本実施の形態４によれば、図１１に示すように、メモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１は異なる電位に設定され、したがって隣接するメモリセル２１，３１間の影響を考慮したテストパターンを変更することなく、冗長救済処理前後で同じテストパターンを用いてテストすることができる。

なお、本実施の形態４では、メモリセル領域２０の対を形成しているカラム（偶数カラムと奇数カラム）を冗長メモリセル領域３０のカラムＲ０，Ｒ１に置き換えているが、図１２に示すように、メモリセル領域２０において不良が発生したカラムが偶数カラムのとき、冗長メモリセル領域３０の偶数カラムＲ０に置き換え、メモリセル領域２０において不良が発生したカラムが奇数カラムのとき、冗長メモリセル領域３０の奇数カラムＲ１に置き換えるようにすることもできる。このような置き換えにおいても、メモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１は異なる電位に設定され、したがって隣接するメモリセル２１，３１間の影響を考慮したテストパターンを変更することなく、冗長救済処理前後で同じテストパターンを用いてテストすることができる。

また本実施の形態４では、メモリセル領域２０のメモリセル２１と冗長メモリセル領域３０のメモリセル３１をカラム単位で対応させているが、メモリセル領域２０のロー単位で冗長メモリセル領域３０を形成することも可能であり、またカラム単位およびロー単位で冗長メモリセル領域３０を形成することも可能である。
［実施の形態５］
図１３は本発明の実施の形態５における半導体記憶装置を説明するためのブロック図である。なお、実施の形態１と同様の構成には、同一の符号を付して説明を省略する。

実施の形態１では、図３に示すように、メモリセル領域２０の各カラムのビット線対４０，４１毎に、書き込み回路１００ａと読み出し回路１００ｂを設け、冗長メモリセル領域３０のビット線対４２，４３に、書き込み回路１００ａと読み出し回路１００ｂを設けているが、本実施の形態５では、図１３に示すように、ビット線対４０，４１に書き込み選択回路１６０ａと読み出し選択回路１７０ａを接続し、ビット線対４２，４３に書き込み選択回路１６０ｂと読み出し選択回路１７０ｂを接続し、書き込み選択回路１６０ａと書き込み選択回路１６０ｂに書き込み回路１００を接続し、読み出し選択回路１７０ａと読み出し選択回路１７０ｂに読み出し回路１１０を接続している。

上記構成により、書き込み回路１００と読み出し回路１１０の回路数を削減でき、コストを削減できる。

本発明にかかる半導体記憶装置は、冗長救済情報を元にメモリに配置されるデータを変換するという機能を有し、冗長救済機能を持つ多種の半導体記憶装置に適用できる。

本発明の実施の形態１による半導体記憶装置のブロック図である。 同半導体記録装置のメモリ領域のメモリセル回路図である。 同半導体記録装置の要部ブロック図である。 同半導体記録装置のメモリ領域のデータ配置図である。 同半導体記録装置の不良情報記憶回路の動作フローチャートである。 本発明の実施の形態２による半導体記憶装置のブロック図である。 本発明の実施の形態３による半導体記憶装置のブロック図である。 同半導体記憶装置のブロック図である。 同半導体記憶装置のブロック図である。 本発明の実施の形態４による半導体記憶装置のブロック図である。 同半導体記録装置のメモリ領域のデータ配置図である。 同半導体記録装置のメモリ領域のデータ配置図である。 本発明の実施の形態５による半導体記憶装置の要部ブロック図である。

符号の説明

１０ メモリ領域
２０ メモリセル領域
２１ メモリセル
３０，３０’ 冗長メモリセル領域
３１ 冗長メモリセル
４０〜４３ ビット線
５０，５１ ワード線
６０〜６３ メモリセル内部ノード
７０ 制御ロジック領域
８０ ダミーセル領域
１００，１００ａ，１００ｂ 書き込み回路
１１０，１１０ａ，１１０ｂ 読み出し回路
１２０ 不良情報記憶回路
１３０ アドレス比較回路
１４０ データ判定回路
１５０ データ変換回路
１６０ａ，１６０ｂ 書き込み選択回路
１７０ａ，１７０ｂ 読み出し選択回路
１８０ 入力回路
１８５ 出力回路
１９０，１９５ データ反転回路
２００ メモリ領域への書き込みデータ
２１０ メモリ領域からの読み出しデータ
２２０ 不良情報信号
２３０ 不良アドレス一致信号
２３１ 不良アドレス信号
２４０ データ判定信号
２５０ データ変換回路から書き込み回路への書き込みデータ
２６０ 読み出し回路からデータ変換回路への読み出しデータ
３００ アドレス信号
３１０ 入力データ
３２０ 出力データ

Claims (21)

1. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
   前記メモリ領域内で、前記メモリセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、
   前記メモリ領域にデータを書き込む書き込み回路と、
   前記メモリ領域からデータを読み出す読み出し回路と、
   前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
   前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
   前記アドレス比較回路において、アドレスが一致したときに、データを変換するかどうかの判定を行うデータ判定回路と、
   前記データ判定回路からの信号を元に、前記書き込み回路へのデータ、及び前記読み出し回路からのデータを変換するデータ変換回路と
   を備えることを特徴とする半導体記憶装置。
2. 前記データ変換回路は、前記データ判定回路からの判定信号を元に、メモリセル領域と冗長メモリセル領域のいずれか一方、又は両方に配置されたメモリセルに対してデータを変換すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記データ判定回路は、前記不良情報記憶回路に記憶されているカラム情報とロー情報のいずれか一方、又は両方の情報により判定を行うこと
   を特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記メモリセル領域のメモリセルに不良が発生したときに、カラム単位で前記冗長メモリセル領域の冗長メモリセルに置き換える場合、
   前記データ判定回路は、カラムアドレスの最下位ビットの情報を元に判定を行うこと
   を特徴とする請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記メモリセル領域のメモリセルに不良が発生したときに、ロー単位で前記冗長メモリセル領域の冗長メモリセルに置き換える場合、
   前記データ判定回路は、ローアドレスの最下位ビットの情報を元に判定を行うこと
   を特徴とする請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
6. 前記不良情報記憶回路は、前記不良メモリセルの不良アドレス情報と、前記不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、データ変換を実施するかどうかのデータ変換イネーブル情報のいずれか、又は全ての情報を備えていること
   を特徴とする請求項１〜請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記不良情報記憶回路は、不揮発性メモリで構成され、前記不揮発性メモリのデータによって不良情報が記憶されること
   を特徴とする請求項６に記載の半導体記憶装置。
8. 前記不良情報記憶回路は、ヒューズで構成され、前記ヒューズの切断によって、前記ヒューズの抵抗値が変化することによって不良情報が記憶されること
   を特徴とする請求項６に記載の半導体記憶装置。
9. 前記冗長メモリセル領域は、前記メモリセル領域のビット線と平行な方向に配置されていること
   を特徴とする請求項１〜請求項８のいずれか１項に記載の半導体記憶装置。
10. 前記冗長メモリセル領域は、前記メモリセル領域のワード線と平行な方向に配置されていること
    を特徴とする請求項１〜請求項８のいずれか１項に記載の半導体記憶装置。
11. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
    前記メモリ領域内で、前記メモリセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、
    前記メモリ領域にデータを書き込む書き込み回路と、
    前記メモリ領域からデータを読み出す読み出し回路と、
    前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
    前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
    前記アドレス比較回路において、アドレスが一致したときに、データを変換するかどうかの判定を行うデータ判定回路と
    前記データ判定回路からの信号を元に、前記書き込み回路からのデータ、及び前記読み出し回路へのデータを変換するデータ変換回路と
    を備えることを特徴とする半導体記憶装置。
12. 前記データ変換回路は、前記データ判定回路からの判定信号を元に、メモリセル領域と冗長メモリセル領域のいずれか一方、又は両方に配置されたメモリセルのビット線対の接続を反転すること
    を特徴とする請求項１１に記載の半導体記憶装置。
13. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
    前記メモリ領域内で、前記メモリセル領域に隣接されてダミーセルが配列されたダミーセル領域と、
    前記メモリ領域内で、前記ダミーセル領域に隣接されて冗長メモリセルが配列された冗長メモリセル領域と、
    前記メモリ領域にデータを書き込む書き込み回路と、
    前記メモリ領域からデータを読み出す読み出し回路と、
    前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
    前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
    を備えることを特徴とする半導体記憶装置。
14. 前記ダミーセルは、前記メモリセルと同じ形状が含まれていること
    を特徴とする請求項１３に記載の半導体記憶装置。
15. 前記ダミーセルは、基盤に電位を供給すること
    を特徴とする請求項１３または請求項１４に記載の半導体記憶装置。
16. 前記メモリセル領域中で不良が発生した場合に、前記不良情報記憶回路の不良情報を元にダミーセルへの書き込みを制御するダミーセル制御回路を備えること
    を特徴とする請求項１３〜請求項１５のいずれか１項に記載の半導体記憶装置。
17. 前記不良情報記憶回路は、前記不良メモリセルの不良アドレス情報と、前記不良メモリセルの不良ビット情報と、冗長救済を実施するかどうかの冗長イネーブル情報と、ダミーセルへの書き込みを実施するかどうかのダミーセルイネーブル情報のいずれか、又は全ての情報を備えていること
    を特徴とする請求項１６に記載の半導体記憶装置。
18. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
    前記メモリ領域内で、前記メモリセル領域とは隣接されていない領域に冗長メモリセルが配列された冗長メモリセル領域と、
    前記メモリ領域にデータを書き込む書き込み回路と、
    前記メモリ領域からデータを読み出す読み出し回路と、
    前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
    前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
    を備えることを特徴とする半導体記憶装置。
19. 前記メモリセル領域と前記冗長メモリセル領域は、ワードドライバーをはさんでそれぞれ隣接しない領域に配置されていること
    を特徴とする請求項１８に記載の半導体記憶装置。
20. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
    前記メモリ領域内で、偶数カラム単位と偶数ロー単位のいずれか一方、又は両方の冗長メモリセルが配列された冗長メモリセル領域と、
    前記メモリ領域にデータを書き込む書き込み回路と、
    前記メモリ領域からデータを読み出す読み出し回路と、
    前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
    前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
    を備え、
    前記メモリセル領域のメモリセルに不良が発生したときに、偶数カラム単位でと偶数ロー単位にいずれか一方、又は両方の冗長メモリセル単位で前記冗長メモリセル領域の冗長メモリセルに置き換わること
    を特徴とする半導体記憶装置。
21. メモリ領域内で、メモリセルが配列されたメモリセル領域と、
    前記メモリ領域内で、２つのカラムと２つのローのいずれか一方、又は両方の冗長メモリセルが配列された冗長メモリセル領域と、
    前記メモリ領域にデータを書き込む書き込み回路と、
    前記メモリ領域からデータを読み出す読み出し回路と、
    前記メモリセル領域中で不良が発生した場合に、前記不良メモリセルの不良情報を記憶する不良情報記憶回路と、
    前記不良情報記憶回路の不良情報に含まれるアドレス情報と、前記メモリセル領域のメモリセルを選択するアドレスを比較するアドレス比較回路と、
    を備え、
    前記メモリセル領域の奇数カラムと奇数ローのいずれか一方、又は両方のメモリセルに不良が発生したときに、前記冗長メモリセル領域の奇数カラムと奇数ローのいずれか一方、又は両方の冗長メモリセルに置き換わり、
    前記メモリセル領域の偶数カラムと偶数ローのいずれか一方、又は両方のメモリセルに不良が発生したときに、前記冗長メモリセル領域の偶数カラムと偶数ローのいずれか一方、又は両方の冗長メモリセルに置き換わること
    を特徴とする半導体記憶装置。

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