CN113345511A - 存储器件及其测试方法 - Google Patents

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Abstract

一种采用片上ECC方案的存储器件包括多个存储体，每个存储体包括正常单元区域和奇偶性单元区域；多个奇偶性生成电路，每个奇偶性生成电路生成要存储在对应存储体中的正常单元区域中的写入数据的奇偶校验位；测试输入电路，通过比较相应存储体的奇偶校验位来生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；多个写入电路，每个写入电路将写入数据写入到对应存储体中的正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及多个测试输出电路，每个测试输出电路将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。

Description

存储器件及其测试方法
相关申请的交叉引用
本申请要求于2020年2月18日提交的韩国专利申请第10-2020-0019663号的优先权，其整体内容通过引用合并于此。
技术领域
本公开内容的各实施方式涉及半导体设计技术，更具体地，涉及具有片上ECC方案的存储器件的测试方法。
背景技术
随着存储器件的尺寸减小，随机出现数据错误，特别是软错误的出现正在增加。因此，为了解决该问题，其中ECC功能安装在存储器中的片上ECC方案近来已被采用。也就是说，为了保证成品率，可以通过执行用冗余存储器单元替代要修复的存储器单元的修复操作或者通过使用片上ECC方案来修复存储器件。
为了实现片上ECC方案，ECC的奇偶校验位(parity bit)可以被分配和存储在特定空间中。特别地，在存储器件采用片上ECC方案的情况下，在存储器阵列的一些存储器区域(即，奇偶性单元区域)中分配和存储用于ECC的奇偶校验位的方法已被提出。
再者，在所有制造工艺完成时，存储器件通常经历存储器件测试，测量形成在半导体衬底上的每个存储器件的各种特性。通过存储器件测试，可以检测半导体衬底的组装工艺或制造工艺中的缺陷，使得存储器件的吞吐量的增加。特别地，在其中在存储器件测试期间测试晶片状态下的存储器件的晶片级测试中，执行并行比特位测试(PBT)，作为减少测试时间的方法。在PBT中，可以通过在写入操作期间将特定测试数据写入到所有存储器单元并且在读取操作期间比较通过全局数据线输出的测试数据来确定通过和失败。
然而，在采用片上ECC方案的存储器件的情况下，正常单元的用于ECC的奇偶校验位被写入到奇偶性单元区域。因此，耗用大量的测试时间用于执行将相同的测试数据写入到正常单元区域和奇偶性单元区域，以及随后再次读取和比较所写入的测试数据的测试操作。因此，需要一种能够高效地测试正常单元区域和奇偶性单元区域的方法。在此背景下，提出了本发明的实施方式。
发明内容
本公开的各实施方式涉及一种能够测试采用片上ECC方案的存储器件的方法。
根据一实施方式，一种存储器件可以包括：多个存储体，每个存储体包括正常单元(cell)区域和奇偶性单元(cell)区域；多个奇偶性生成电路，每个奇偶性生成电路适用于生成要存储在多个存储体中的对应存储体中的正常单元区域中的写入数据的奇偶校验位；测试输入电路，适用于通过比较相应存储体的奇偶校验位来生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；多个写入电路，每个写入电路适用于将写入数据写入到对应存储体中的正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及多个测试输出电路，每个测试输出电路适用于将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。
根据一实施方式，一种存储器件的测试方法可以包括：生成要存储在多个存储体中的每个存储体中的正常单元区域中的写入数据的奇偶校验位；通过比较相应存储体的奇偶校验位生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；将写入数据写入到正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。
根据一实施方式，一种存储器件可以包括：多个存储体，每个存储体包括正常单元区域和奇偶性单元区域；多个奇偶性生成电路，每个奇偶性生成电路适用于生成要存储在对应存储体中的正常单元区域中的写入数据的奇偶校验位；公共输入电路，适用于通过比较相应存储体的奇偶校验位来生成公共测试比特位；多个独立输入电路，每个独立输入电路适用于通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；以及多个写入电路，每个写入电路适用于将写入数据写入到正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域。
根据一实施方式，一种存储器件可以包括：正常区域，适用于存储一个或更多个的图案比特位的组；第一奇偶性电路和第二奇偶性电路，适用于基于组分别生成第一奇偶校验位和第二奇偶校验位；公共电路，适用于通过按比特位对第一奇偶校验位与第二奇偶校验位进行比较来生成公共测试比特位；独立电路，适用于通过将图案比特位与公共测试比特位进行比较来将独立测试比特位存储在奇偶性区域中；以及测试电路，适用于将从正常区域读取的每个组与从奇偶性区域读取的独立测试比特位进行比较。
附图说明
图1和图2是示出采用片上ECC方案的存储器件的测试操作的示图。
图3是示出根据一实施方式的存储器件的存储体结构的示图。
图4是示出根据一实施方式的存储器件的配置的框图。
图5是示出诸如图4中所示的公共输入电路的详细配置的电路图。
图6是示出诸如图4中所示的独立输入电路的详细配置的电路图。
图7是示出诸如图4中所示的存储器件的正常操作的流程图。
图8A和图8B是示出诸如图7中所示的正常写入操作和正常读取操作的示图。
图9是示出诸如图4中所示的存储器件的测试操作的流程图。
图10A和图10B是示出诸如图9中所示的存储器件的测试写入操作和测试读取操作的示图。
具体实施方式
下面参照附图描述各实施方式，以便于详细描述本公开以使得本公开所属领域的技术人员能够实践和容易地实施本发明。此外，在下面的描述中，会省略公知的细节。在本公开通篇中，在本公开的各个附图和实施方式中，相同的附图标记表示相同的部件。再者，在说明书通篇中，所提及的“一实施方式”等不一定指仅仅一个实施方式，而且对该用语的不同的提及不一定指的是同一(相同的)实施方式。
在下文中，在本公开的描述中，存储器件的正常操作可以包括正常写入操作和正常读取操作。存储器件的测试操作的可以包括测试写入操作和测试读取操作。再者，正常写入操作和测试写入操作中的每个可被限定为“写入操作”，并且正常读取操作和测试读取操作中的每个可被限定为“读取操作”。
图1和图2是示出采用片上ECC方案的存储器件10的测试操作的示图。为了清楚起见，图1和图2主要示出了存储器件10的一个存储体BK0中的列侧的配置。
参照图1，存储器件10可以包括用于存储正常数据的正常单元区域1和用于存储用于纠正正常数据的错误的奇偶校验位的奇偶性单元区域2。例如，多个单元区块(mat)可以设置在正常单元区域1中，并且至少一个单元区块可以设置在奇偶性单元区域2中。对应于每个单元区块的位线感测放大器(BLSA)单元(unit)可以设置在正常单元区域1和奇偶性单元区域2中。在下文中，作为示例，描述了正常单元区域1由16个单元区块MAT1至MAT16组成，并且奇偶性单元区域2由一个单元区块MAT_PTY组成。正常单元区域1或其等同者可以被称为正常区域。奇偶性单元区域2或其等同者可以被称为奇偶性区域。
存储器件10还可以包括多个正常列解码器3和奇偶性列解码器4。正常列解码器3可以由与16个单元区块MAT1至MAT16分别对应的16个列解码器YDEC<0:15>组成，而奇偶性列解码器4可以由与单元区块MAT_PTY对应的一个列解码器YDEC_PTY组成。
多个正常列解码器YDEC<0:15>中的每个以及奇偶性列解码器YDEC_PTY可以对列地址CA解码，并且在写入命令WT或读取命令RD被激活时激活128个列选择信号Yi<0:127>中的一个。每个BLSA单元可以根据激活的列选择信号Yi<X>感测、放大和输出位线BL上加载的数据，其中X是范围从0至127的整数。根据一个列选择信号Yi<X>可以选择多个位线BL(例如，8个位线BL)，即存储器单元MC。
当写入命令WT被输入时，与行地址对应的所有单元区块MAT1至MAT16和MAT_PTY的字线WL被激活，并且与列地址CA对应的列选择信号Yi<X>被激活。因此，在每个单元区块中，可以选择连接在激活的字线WL和根据激活的列选择信号Yi<X>选择的位线BL之间的八个存储器单元MC。由于8比特位测试图案保持(test pattern hold,TPH)，例如“10101010”被写入到正常单元区域1的16个单元区块MAT1至MAT16中的每个中，因此根据一个列选择信号Yi<X>可以将具有总共128(＝8*16)个比特位的TPH写入到正常单元区域1。此外，用于纠正128比特位TPH的错误的8比特位奇偶校验位可被写入到奇偶性单元区域2的单元区块MAT_PTY中。
随后，当读取命令RD被输入时，与行地址对应的所有单元区块MAT1至MAT16和MAT_PTY的字线WL被激活，并且与列地址CA对应的列选择信号Yi<X>被激活。因此，在每个单元区块中，可以选择连接在激活的字线WL和所选择的位线BL之间的八个存储器单元MC。存储器件10可以通过使用从奇偶性单元区域2读取的奇偶校验位来纠正从正常单元区域1读取的128比特位TPH的错误，并且将经纠错的TPH与目标测试图案，即“10101010”，进行比较，并且输出比较结果作为指示通过或失败的1比特位测试结果信号。
参照图2，存储器件10可以包括正常单元区域1、奇偶性单元区域2、写入电路12、读取电路14、纠错码(ECC)引擎15、数据输入电路16、数据输出电路18和测试输出电路19。ECC引擎15可以包括奇偶性生成电路15A和纠错电路15B。写入电路12可以包括正常写入电路(WDRV)12A和奇偶性写入电路(WDRV_PTY)12B，并且读取电路14可以包括正常读取电路(IOSA)14A和奇偶性读取电路(IOSA_PTY)14B。正常单元区域1和奇偶性单元区域2可以构成一个存储体BK0。
数据输入电路16可以接收并缓冲通过数据焊盘(未示出)输入到全局数据线GIO_N的写入数据WDATA，并且将经缓冲的数据传送到正常写入电路12A。数据输入电路16可以被实现为中继器(repeater)。
奇偶性生成电路15A可以接收从数据输入电路16传送的写入数据WDATA，并且计算写入奇偶校验位WPTY。写入奇偶校验位WPTY可以是用于纠正写入数据WDATA的错误的数据。在本文中，例示了对于128比特位的写入数据WDATA生成8个写入奇偶校验位WPTY。
正常写入电路12A可以将从数据输入电路16传送的写入数据WDATA写入到正常单元区域1。奇偶性写入电路12B可以将从奇偶性生成电路15A生成的写入奇偶校验位WPTY写入到奇偶性单元区域2。正常写入电路12A和奇偶性写入电路12B可以被实现为写入驱动器。
正常读取电路14A可以感测并放大从正常单元区域1输出的读取数据RDATA。奇偶性读取电路14B可以感测并放大从奇偶性单元区域2输出的读取数据，即读取奇偶校验位RPTY。正常读取电路14A和奇偶性读取电路14B可以被实现为I/O感测放大器。
纠错电路15B可以通过使用读取奇偶校验位RPTY纠正被正常读取电路14A感测并放大的读取数据RDATA的错误，并且输出经纠错的数据。
数据输出电路18可以缓冲经纠错的数据，并且将经缓冲的数据输出到全局数据线GIO_N。数据输出电路18可以被实现为中继器。
测试输出电路19可以将在全局数据线GIO_N上加载的经纠错的数据与测试图案进行比较，以及进行压缩并向测试数据线TGIO输出指示通过或失败的1比特位测试结果信号。
尽管图2中没有示出，但是数据输入电路16、奇偶性生成电路15A、正常写入电路12A和奇偶性写入电路12B可以在写入操作期间被激活。例如，数据输入电路16、奇偶性生成电路15A、正常写入电路12A和奇偶性写入电路12B可以根据写入命令WT被激活。正常读取电路14A、奇偶性读取电路14B、纠错电路15B和数据输出电路18可以在读取操作期间被激活。例如，正常读取电路14A、奇偶性读取电路14B、纠错电路15B和数据输出电路18可以根据读取命令RD被激活。测试输出电路19可以在测试读取操作期间被激活。
下面描述图1和2中所示的存储器件10的并行比特位测试操作。
当在测试模式被设定之后写入命令WT被输入时，执行测试写入操作。正常写入电路12A可以以同一方式将从数据输入电路16传送的写入数据WDATA(例如“10101010”的8比特位TPH)写入到正常单元区域1的16个单元区块MAT1至MAT16。奇偶性生成电路15A可以接收写入数据WDATA，并且计算写入奇偶校验位WPTY。奇偶性写入电路12B可以将写入奇偶校验位WPTY写入到奇偶性单元区域2的单元区块MAT_PTY。
随后，当读取命令RD被输入时，执行测试读取操作。正常读取电路14A可以感测并放大从正常单元区域1输出的读取数据RDATA，并且奇偶性读取电路14B可以感测并放大从奇偶性单元区域2输出的读取奇偶校验位RPTY。纠错电路15B可以通过使用读取奇偶校验位RPTY纠正读取数据RDATA的错误，并且输出经纠错的数据。数据输出电路18可以将经纠错的数据输出到全局数据线GIO_N。测试输出电路19可以将经纠错的数据与测试图案(即“10101010”)进行比较，以及进行压缩并将测试结果信号输出到测试数据线TGIO。
如上文所述，在测试操作期间，存储器件10可以将特定的测试图案写入到正常单元区域1，读取测试图案，通过使用从奇偶性单元区域2读取的奇偶校验位来纠正读取的测试图案的错误，将经纠错的测试图案与目标测试图案进行比较，并且随后根据比较结果确定存储器件10是否有缺陷。然而，在采用片上ECC方案的存储器件10的情况下，用于纠正正常单元的错误的奇偶校验位被写入到奇偶性单元区域2。因此，耗用大量的测试时间用于执行这种测试操作：将相同的测试数据写入到正常单元区域1和奇偶性单元区域2，以及随后读取和比较测试数据。
在下文中，在本公开中，描述了一种能够在采用片上ECC方案的存储器件中通过测试奇偶性生成电路以及正常单元区域和奇偶性单元区域来减少测试时间的方法。
图3是示出根据一实施方式的存储器件的存储体结构的示图。尽管图3示出了其中八个存储体设置在一个存储器件中的情况，但是本公开不限于此。在存储器件中可以包括任何适当数目的存储器存储体。
参照图3，第一存储体BK0至第八存储体BK7设置在存储器件中。奇数序号的存储体，即第一存储体BK0、第三存储体BK2、第五存储体BK4和第七存储体BK6可被设置成在行方向上隔开。偶数序号的存储体，即第二存储体BK1、第四存储体BK3、第六存储体BK5和第八存储体BK7可被设置成在行方向上隔开。存储体对BK0和BK1、BK2和BK3、BK4和BK5以及BK6和BK7中的每个可被设置成在列方向上隔开。
用于控制每个存储体的行操作(即字线控制操作)的行控制电路X-DEC可被设置在存储体BK0至BK7中的每个的行方向上，并且用于控制每个存储体的列操作(即位线控制操作)的列控制电路Y-DEC可被设置在存储体BK0至BK7中的每个的列方向上。例如，行控制电路X-DEC可以设置在第一存储体BK0和第三存储体BK2之间，并且列控制电路Y-DEC可以设置在第一存储体BK0和第二存储体BK1之间。行解码器(未示出)可以设置在行控制电路X-DEC中，并且图1中所示的正常列解码器3和奇偶性列解码器4以及图2中所示的写入电路12和读取电路14可以设置在列控制电路Y-DEC中。
在存储器件中，其中设置有一个存储体以及与该存储体对应的行控制电路X-DEC和列控制电路Y-DEC的区域可被限定为“核心区域CORE”，并且核心区域CORE之间的区域可被限定为“外围区域PERI”。用于控制核心区域CORE的操作的电路可被设置在外围区域PERI中。换言之，图2中所示的ECC引擎15、数据输入电路16、数据输出电路18、测试输出电路19和全局数据线GIO可被设置在外围区域PERI中。
图4是示出根据一实施方式的存储器件100的配置的框图。
图4示出了设置在多个存储体BK0至BK7中的第一存储体BK0和第二存储体BK1之间的外围区域PERI中的部件。尽管图4中没有示出第一存储体BK0和第二存储体BK1的正常单元区域和奇偶性单元区域，但是它们可以分别对应于图2中所示的存储体BK0的正常单元区域1和奇偶性单元区域2。
参照图4，存储器件100可以包括第一存储体BK0侧的核心区域CORE@BK0和外围区域PERI@BK0以及第二存储体BK1侧的核心区域CORE@BK1和外围区域PERI@BK1。尽管第一存储体BK0侧的外围区域PERI@BK0和第二存储体BK1侧的外围区域PERI@BK1在图4中被分立地示出，但是外围区域PERI@BK0和PERI@BK1可以实质上构成单个外围区域PERI。
正常单元区域(图2的附图标记“1”)、奇偶性单元区域(图2的附图标记“2”)、写入电路112和读取电路114可被设置在核心区域CORE@BK0中，并且纠错码(ECC)引擎115、数据输入电路116、数据输出电路118和测试输出电路119可被设置在外围区域PERI@BK0中。正常单元区域(图2的附图标记“1”)、奇偶性单元区域(图2的附图标记“2”)、写入电路122和读取电路124可被设置在核心区域CORE@BK1中，并且纠错码(ECC)引擎125、数据输入电路126、数据输出电路128和测试输出电路129可被设置在外围区域PERI@BK1中。
在本公开中，存储器件100还可以包括设置在外围区域PERI中的测试输入电路200。测试输入电路200可以包括公共地设置在外围区域PERI@BK0和PERI@BK1中的公共输入电路210以及分别设置在外围区域PERI@BK0和PERI@BK1中的独立输入电路212和214。测试输入电路200还可以包括分别设置在外围区域PERI@BK0和PERI@BK1中的开关216和218。尽管图4示出了测试输入电路200公共地设置在多个存储体BK0至BK7中的相邻的第一存储体BK0和第二存储体BK1中，但是本公开不限于此。在一些实施方式中，测试输入电路200可以公共地设置在多个存储体BK0至BK7中的不止两个存储体中。通常，测试输入电路200可以包括公共地设置在至少两个存储体中的公共输入电路以及设置在至少两个存储体中的每个存储体中的独立输入电路和开关。
ECC引擎115可以包括奇偶性生成电路115A和纠错电路115B。写入电路112可以包括正常写入电路(WDRV)112A和奇偶性写入电路(WRDV_PTY)112B，并且读取电路114可以包括正常读取电路(IOSA)114A和奇偶性读取电路(IOSA_PTY)114B。ECC引擎125可以包括奇偶性生成电路125A和纠错电路125B。写入电路122可以包括正常写入电路(WDRV)122A和奇偶性写入电路(WRDV_PTY)122B，并且读取电路124可以包括正常读取电路(IOSA)124A和奇偶性读取电路(IOSA_PTY)124B。奇偶性生成电路115A或其等同者可以被称为第一奇偶性电路，并且奇偶性生成电路125A或其等同者可以被称为第二奇偶性电路。
在下文中，由于设置在核心区域和外围区域中的每个区域中的电路的配置和操作基本上相同，因此作为示例描述第一存储体BK0侧的核心区域CORE@BK0和外围区域PERI@BK0的电路。此外，为了忠实描述本公开的主题，在图4中仅示出了与测试写入操作和测试读取操作相关的控制信号，即测试写入信号TWT和测试读取信号TRD。
数据输入电路116可以在写入操作期间接收并缓冲通过数据焊盘(未示出)输入到全局数据线GIO的写入数据WDATA，并且将经缓冲的数据传送到正常写入电路112A。数据输入电路116可以被实现为中继器。此外，数据输入电路116可以在写入操作期间向正常写入电路112A提供128比特位的写入数据WDATA。数据输入电路116可以向测试输入电路200提供被写入到16个单元区块中的一个单元区块的8比特位的写入数据WDATA。写入操作可以包括正常写入电路和测试写入操作。
奇偶性生成电路115A可以在写入操作期间接收从数据输入电路116传送的写入数据WDATA，并且计算写入奇偶校验位WPTY0。写入奇偶校验位WPTY0可以是用于纠正写入数据WDATA的错误的数据。对于128比特位的写入数据WDATA可以生成8个写入奇偶校验位WPTY0。写入奇偶校验位WPTY0或其等同者可以被称为第一奇偶校验位。
测试输入电路200的公共输入电路210可以在测试写入操作期间将第一存储体BK0的8个写入奇偶校验位WPTY0与第二存储体BK1的8个写入奇偶校验位WPTY1进行比较，并且生成8个公共测试比特位CCOMP。当第一存储体BK0的每个写入奇偶校验位WPTY0与第二存储体BK1的每个写入奇偶校验位WPTY1相同时，公共输入电路210可以输出逻辑低电平的公共测试比特位CCOMP的所有8个比特位。写入奇偶校验位WPTY1或其等同者可以被称为第二奇偶校验位。公共输入电路210或其等同者可以被称为公共电路。
在测试写入操作期间，测试输入电路200的独立输入电路212可以将从数据输入电路116提供的写入数据WDATA的8个比特位与8个公共测试比特位CCOMP进行比较，并且生成第一存储体BK0的独立测试比特位TPH0。当公共测试比特位CCOMP全部处于逻辑低电平时，独立输入电路212可以提供从数据输入电路116提供的写入数据WDATA的比特位作为第一存储体BK0的独立测试比特位TPH0。独立输入电路212或其等同者可以被称为独立电路。
测试输入电路200的开关216可以向公共输入电路210和奇偶性写入电路112B之一提供第一存储体BK0的写入奇偶校验位WPTY0。开关216可以在正常写入操作期间向奇偶性写入电路112B提供第一存储体BK0的写入奇偶校验位WPTY0，并且在测试写入操作期间向公共输入电路210提供第一存储体BK0的写入奇偶校验位WPTY0。测试输入电路200的公共输入电路200、独立输入电路212和开关216可以在测试写入操作期间响应于激活的测试写入信号TWT而被激活。
正常写入电路112A可以在写入操作期间将从数据输入电路116传送的128比特位的写入数据WDATA写入到正常单元区域1。通过正常写入电路112A，128比特位的写入数据WDATA可以在正常写入操作期间按8比特位被写入到正常单元区域1的16个单元区块中的每个单元区块，并且8比特位的测试图案保持(TPH)可以在测试写入操作期间以相同的方式被写入到正常单元区域1的16个单元区块。奇偶性写入电路112B可以在写入操作期间将从奇偶性生成电路115A生成的写入奇偶校验位WPTY0或者从独立输入电路212提供的独立测试比特位TPH0写入到奇偶性单元区域2。通过奇偶性写入电路112B，8个写入奇偶校验位WPTY0可以在正常写入操作期间被写入到奇偶性单元区域2，并且8个独立测试比特位TPH0可以在测试写入操作期间被写入到奇偶性单元区域2。正常写入电路112A和奇偶性写入电路112B可以被实现为写入驱动器。
正常读取电路114A可以在读取操作期间感测并放大从正常单元区域1输出的128比特位的读取数据RDATA0。奇偶性读取电路114B可以在读取操作期间感测并放大从奇偶性单元区域2输出的读取数据，即8比特位的读取奇偶校验位RPTY0。正常读取电路114A和奇偶性读取电路114B可以被实现为I/O感测放大器。读取操作可以包括正常读取操作和测试读取操作。
在正常读取操作期间激活的纠错电路115B可以通过使用读取奇偶校验位RPTY0纠正通过正常读取电路114A感测和放大的读取数据RDATA0的错误，并且输出128比特位的经纠错的数据。在本公开中，纠错电路115B在测试读取操作期间被去激活(deactivate)，并且不执行纠错操作。纠错电路115B可以响应于在测试读取操作期间激活的测试读取信号TRD而被去激活。
数据输出电路118可以在正常读取操作期间缓冲经纠错的数据，并且将经缓冲的数据输出到全局数据线GIO。数据输出电路118可以被实现为中继器。
在测试读取操作期间，测试输出电路119可以将从正常读取电路114A输出的读取数据RDATA0与从奇偶性读取电路114B输出的与独立测试比特位TPH0对应的读取奇偶校验位RPTY0进行比较，以及进行压缩并将指示通过或失败的1比特位的测试结果信号输出到测试数据线TGIO。测试输出电路119可以通过根据测试读取信号TRD对128比特位的读取数据RDATA0和8个读取奇偶校验位RPTY0执行“异或”(XOR)运算来将1比特位的测试结果信号输出到测试数据线TGIO。测试输出电路119或其等同者可以被称为测试电路。
图5是示出图4中所示的公共输入电路210的详细配置的电路图。
参照图5，公共输入电路210可以包括第一逻辑单元XR11至第八逻辑单元XR18以及输出单元210A。
第一逻辑单元XR11至第八逻辑单元XR18可以分别对应于写入奇偶校验位WPTY0<0:7>。第一逻辑单元XR11至第八逻辑单元XR18可以分别对第一存储体BK0的写入奇偶校验位WPTY0<0:7>和第二存储体BK1的写入奇偶校验位WPTY1<0:7>执行XOR运算。例如，第一逻辑单元XR11可以对第一存储体BK0的第一写入奇偶校验位WPTY0<0>和第二存储体BK1的第一写入奇偶校验位WPTY1<0>执行XOR运算。优选地，第一逻辑单元XR11至第八逻辑单元XR18中的每个被实现为XOR门。
输出单元210A可以对第一逻辑单元XR11至第八逻辑单元XR18中的每个的输出与测试写入信号TWT执行逻辑运算(例如，与(AND))以生成由比特位CCOMP<0:7>表示的输出信号。当测试写入信号TWT在逻辑高电平处被激活时，输出单元210A可以输出第一逻辑单元XR11至第八逻辑单元XR18的输出信号作为公共测试比特位CCOMP。例如，输出单元210A可以被实现为第一AND门AD11至第八AND门AD18，其分别对应于第一逻辑单元XR11至第八逻辑单元XR18，并且分别对测试写入信号TWT和第一逻辑单元XR11至第八逻辑单元XR18的输出信号执行AND运算。
通过上述配置，当在测试写入操作期间第一存储体BK0的写入奇偶校验位WPTY0的序列(WPTY0<0:7>)与第二存储体BK1的写入奇偶校验位WPTY1的序列(WPTY1<0:7>)相同时，公共输入电路210可以输出“00000000”的公共测试比特位CCOMP。也就是说，比较WPTY0<0:7>和WPTY1<0:7>的相对应的比特位。
图6是示出图4中所示的独立输入电路212的详细配置的电路图。
参照图6，独立输入电路212可以包括第一逻辑单元XR21至第八逻辑单元XR28以及输出单元212A。
第一逻辑单元XR21至第八逻辑单元XR28可以分别对应于公共测试比特位CCOMP的比特位CCOMP<0:7>。第一逻辑单元XR21至第八逻辑单元XR28可以对写入数据WDATA的特定比特位和公共测试比特位CCOMP执行XOR运算。特定比特位可以是预定的，可以是写入数据WDATA的一些比特位，例如WDATA<0:7>，并且可以包括与在测试写入操作期间被写入到16个单元区块中的一个单元区块的8比特位的TPH相同的比特位。例如，第一逻辑单元XR21可以对第一公共测试比特位CCOMP<0>和8比特位的TPH的第一比特位执行XOR运算。优选地，第一逻辑单元XR21至第八逻辑单元XR28中的每个被实现为XOR门。
输出单元212A可以根据测试写入信号TWT而输出从第一逻辑单元XR21至第八逻辑单元XR28输出的信号作为第一存储体BK0的独立测试比特位TPH0。当测试写入信号TWT在逻辑高电平处被激活时，输出单元212A可以输出从第一逻辑单元XR21至第八逻辑单元XR28输出的信号分别作为独立测试比特位TPH0的比特位TPH0<0:7>。例如，输出单元212A可以被实现为第一AND门AD21至第八AND门AD28，其分别对应于第一逻辑单元XR21至第八逻辑单元XR28，并且分别对测试写入信号TWT和第一逻辑单元XR21至第八逻辑单元XR28的输出信号执行AND运算。
通过上述配置，独立输入电路212可以在测试写入操作期间输入“00000000”的公共测试比特位CCOMP时输出独立测试比特位TPH0，其包括与写入到16个单元区块中的一个单元区块的8比特位的TPH相同的比特位。
在下文中，参照图4至图7、图8A和图8B描述根据实施方式的存储器件的正常操作。
图7是示出图4中所示的存储器件100的正常操作的流程图700。图8A和图8B是有助于理解图7中所示的正常写入操作和正常读取操作的示图。作为参考，设置在第一存储体BK0的外围区域PERI@BK0中的电路或者设置在第二存储体BK1的外围区域PERI@BK1中的电路可以根据存储体选择信号或者存储体使能信号而在不同的定时处操作。
参照图7和图8A，当写入命令WT被输入时，在步骤S710处执行正常写入操作。相应存储体的数据输入电路116和126接收输入到全局数据线GIO的写入数据WDATA。在步骤S712中，奇偶性生成电路115A和125A接收从数据输入电路116和126传送的写入数据WDATA，并且生成相应存储体的写入奇偶校验位WPTY0和WPTY1。
由于测试写入信号TWT被去激活，因此第一存储体BK0的开关216可以向奇偶性写入电路112B提供第一存储体BK0的写入奇偶校验位WPTY0，并且第二存储体BK1的开关218可以向奇偶性写入电路122B提供第二存储体BK1的写入奇偶校验位WPTY1。正常写入电路112A和122A可以将从数据输入电路116和126传送的128比特位的写入数据WDATA写入到正常单元区域1。在步骤S714中，奇偶性写入电路112B和122B可以将从奇偶性生成电路115A和125A生成的写入奇偶校验位WPTY0和写入奇偶校验位WPTY1写入到奇偶性单元区域2。
参照图7和图8B，当读取命令RD被输入时，在步骤S730处执行正常读取操作。正常读取电路114A和124A感测并放大从正常单元区域1输出的读取数据RDATA0和RDATA1，并且奇偶性读取电路114B和124B感测并放大从奇偶性单元区域2输出的读取奇偶校验位RPTY0和RPTY1。在步骤S732中，纠错电路115B和125B通过使用读取奇偶校验位RPTY0和RPTY1纠正读取数据RDATA0和RDATA1的错误，并且输出经纠错的数据。在步骤S734中，数据输出电路118可以缓冲经纠错的数据，并且将经缓冲的数据输出到全局数据线GIO。
图9是示出图4中所示的存储器件100的测试操作的流程图。图10A和图10B是有助于理解图9中所示的测试写入操作和测试读取操作的示图。
参照图9和图10A，当在步骤S910中在存储器件100进入测试模式之后写入命令WT被输入时，测试写入信号TWT被激活，并且在步骤S920中执行测试写入操作。相应存储体的数据输入电路116和126接收输入到全局数据线GIO的写入数据WDATA。在步骤S922中，奇偶性生成电路115A和125A接收从数据输入电路116和126传送的写入数据WDATA，并且生成相应存储体的写入奇偶校验位WPTY0和WPTY1。
由于测试写入信号TWT被激活，因此开关216和218向公共输入电路210提供写入奇偶校验位WPTY0和WPTY1。在步骤S924中，公共输入电路210对第一存储体BK0的写入奇偶校验位WPTY0和第二存储体BK1的写入奇偶校验位WPTY1进行比较，并且生成公共测试比特位CCOMP。当第一存储体BK0的写入奇偶校验位WPTY0和第二存储体BK1的写入奇偶校验位WPTY1分别相同时，公共输入电路210可以输出“00000000”的公共测试比特位CCOMP。另一方面，当WPTY0和WPTY1的甚至一对比特位由于奇偶性生成电路115A和125A中的任一个故障而不同时，公共测试比特位CCOMP中的一个比特位具有逻辑高电平。
在步骤S926中，独立输入电路212可以将从数据输入电路116提供的写入数据WDATA的比特位与公共测试比特位CCOMP进行比较，并且生成第一存储体BK0的独立测试比特位TPH0。相似地，独立输入电路214可以将从数据输入电路126提供的写入数据WDATA的比特位与公共测试比特位CCOMP进行比较，并且生成第二存储体BK1的独立测试比特位TPH1。当“00000000”的公共测试比特位CCOMP被输入时，独立输入电路212和214可以输出由与写入到16个单元区块中的一个单元区块的8比特位的测试图案保持(TPH)相同的比特位组成的独立测试比特位TPH0和TPH1。另一方面，当所输入的公共测试比特位CCOMP中的任一个具有高比特位时，独立输入电路212和214可以输出由与测试图案保持(TPH)不同的比特位组成的独立测试比特位TPH0和TPH1。
正常写入电路112A和122A可以将从数据输入电路116和126传送的128比特位的写入数据WDATA写入到正常单元区域1。例如，正常写入电路112A和122A可以以相同的方式将“10101010”的8比特位的TPH写入到正常单元区域1的16个单元区块MAT1至MAT16。在步骤S928中，奇偶性写入电路112B和122B可以将独立测试比特位TPH0和TPH1写入到奇偶性单元区域2。
参照图9和图10B，当读取命令RD被输入时，测试读取信号TRD被激活，并且在步骤S940中，执行测试读取操作。正常读取电路114A和124A感测并放大从正常单元区域1输出的读取数据RDATA0和RDATA1，并且奇偶性读取电路114B和124B感测并放大从奇偶性单元区域2输出的读取奇偶校验位RPTY0和RPTY1，即独立测试比特位TPH0和TPH1。纠错电路115B和125B在测试读取操作期间被去激活，并且因此不执行纠错操作。
测试输出电路119可以对128比特位的读取数据RDATA0和8比特位的读取奇偶校验位RPTY0执行XOR运算，并且将1比特位的测试结果信号输出到测试数据线TGIO。相似地，测试输出电路129可以对128比特位的读取数据RDATA1和8比特位的读取奇偶校验位RPTY1执行XOR运算，并且将1比特位的测试结果信号输出到测试数据线TGIO。根据一实施方式，测试输出电路119和129可以被控制成在不同的定时处操作。
当出现奇偶性生成电路115A和125A的故障时，“10101010”的8比特位的测试图案保持(TPH)被写入到正常单元区域1的16个单元区块MAT1至MAT16而没有任何错误，并且分别由相对于8比特位的测试图案保持(TPH)的一个或更多个错误比特位组成的独立测试比特位TPH0和TPH1被写入到奇偶性单元区域2。因此，通过对读取数据RDATA0和读取的独立测试比特位TPH0执行XOR运算而生成的测试结果信号可以具有逻辑高电平。替选地，在尽管奇偶性生成电路115A和125A正常操作但是在正常单元区域1和奇偶性单元区域2中出现缺陷时，测试结果信号可以具有逻辑高电平。外部测试装置或控制器可以基于测试结果信号识别奇偶性生成电路115A和125A、正常单元区域1和奇偶性单元区域2中的任一个中的错误或缺陷。
如上文所述，在本公开中，一种采用片上ECC方案的存储器件可以在测试操作期间将同一图案写入到正常单元区域和奇偶性单元区域并且随后比较和压缩所写入的图案，由此减少执行并行比特位测试操作所需的时间。此外，在本公开中，奇偶性生成电路以及正常单元区域和奇偶性单元区域可以被测试，从而进一步减少了测试时间。
根据实施方式，一种采用片上ECC方案的存储器件可以一起测试正常单元区域和奇偶性单元区域，从而减少测试时间。
此外，根据实施方式，一种采用片上ECC方案的存储器件可以测试奇偶性生成电路以及正常单元区域和奇偶性单元区域，从而减少测试时间。
尽管以针对具体实施方式说明和描述了本公开，但是所公开的实施方式并非旨在是限制性的。此外，应注意，如本领域技术人员在本公开的启示下所认识到的，本发明可以通过落在所附权利要求的范围内的替换、变化和修改以各种方式来实现。
例如，前述实施方式中描述的逻辑门和晶体管的设置和类型可以基于输入信号的极性以不同的方式实现。

Claims (17)

1.一种存储器件，包括：
多个存储体，每个存储体包括正常单元区域和奇偶性单元区域；
多个奇偶性生成电路，每个奇偶性生成电路适用于生成针对要存储在所述多个存储体中的对应存储体中的正常单元区域中的写入数据的奇偶校验位；
测试输入电路，适用于：通过比较相应存储体的奇偶校验位来生成公共测试比特位，以及通过将所述写入数据的比特位与所述公共测试比特位进行比较来生成独立测试比特位；
多个写入电路，每个写入电路适用于：将所述写入数据写入到所述对应存储体中的正常单元区域以及将所述独立测试比特位写入到所述对应存储体中的奇偶性单元区域；以及
多个测试输出电路，每个测试输出电路适用于：将从所述对应存储体中的所述正常单元区域读取的数据与从所述对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。
2.如权利要求1所述的存储器件，其中，每个所述写入电路包括：
正常写入电路，适用于将所述写入数据写入到对应存储体中的正常单元区域；以及
奇偶性写入电路，适用于将所述独立测试比特位写入到对应存储体中的奇偶性单元区域。
3.如权利要求1所述的存储器件，其中，所述测试输入电路包括：
公共输入电路，适用于通过根据测试写入信号比较相应存储体的奇偶校验位来生成所述公共测试比特位；以及
多个独立输入电路，分别对应于所述多个存储体，并且适用于通过将所述写入数据的比特位与所述公共测试比特位进行比较来生成所述独立测试比特位。
4.如权利要求3所述的存储器件，其中，所述公共输入电路包括：
多个第一逻辑单元，每个第一逻辑单元适用于按比特位对所述多个存储体中的两个存储体的奇偶校验位执行异或运算；以及
第一输出单元，适用于将所述第一逻辑单元的输出信号输出作为所述公共测试比特位。
5.如权利要求3所述的存储器件，其中，每个所述独立输入电路包括：
多个第二逻辑单元，适用于对所述写入数据的比特位和所述公共测试比特位执行异或运算；以及
第二输出单元，适用于将所述第二逻辑单元的输出信号输出作为所述独立测试比特位。
6.如权利要求3所述的存储器件，其中，所述测试输入电路还包括多个开关，所述多个开关向所述公共输入电路提供与相应存储体对应的奇偶校验位。
7.如权利要求1所述的存储器件，其中，每个所述测试输出电路对从所述正常单元区域读取的数据的比特位与从对应存储体中的奇偶性单元区域读取的独立测试比特位执行异或运算并且输出运算结果作为测试结果信号。
8.一种存储器件的测试方法，包括：
生成针对要存储在多个存储体中的每个存储体中的正常单元区域中的写入数据的奇偶校验位；
通过比较相应存储体的奇偶校验位生成公共测试比特位，以及通过将所述写入数据的比特位与所述公共测试比特位进行比较来生成独立测试比特位；
将所述写入数据写入到所述正常单元区域以及将所述独立测试比特位写入到对应存储体中的奇偶性单元区域；以及
将从所述正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。
9.如权利要求8所述的测试方法，其中，生成所述公共测试比特位包括：通过按比特位对所述多个存储体中的两个存储体的奇偶校验位执行异或运算来生成所述公共测试比特位。
10.如权利要求8所述的测试方法，其中，生成所述独立测试比特位包括：通过对所述写入数据的比特位和所述公共测试比特位执行异或运算来生成所述独立测试比特位。
11.如权利要求8所述的测试方法，其中，比较读取的数据包括：通过对从所述正常单元区域读取的数据的比特位与从对应存储体中的奇偶性单元区域读取的独立测试比特位执行异或运算来输出测试结果信号。
12.一种存储器件，包括：
多个存储体，每个存储体包括正常单元区域和奇偶性单元区域；
多个奇偶性生成电路，每个奇偶性生成电路适用于生成针对要存储在对应存储体中的正常单元区域中的写入数据的奇偶校验位；
公共输入电路，适用于通过比较相应存储体的奇偶校验位来生成公共测试比特位；
多个独立输入电路，每个独立输入电路适用于通过将所述写入数据的比特位与所述公共测试比特位进行比较来生成独立测试比特位；以及
多个写入电路，每个写入电路适用于将所述写入数据写入到所述正常单元区域以及将所述独立测试比特位写入到对应存储体中的奇偶性单元区域。
13.如权利要求12所述的存储器件，其中，所述公共输入电路包括：
多个第一逻辑单元，每个第一逻辑单元适用于按比特位对所述多个存储体中的两个存储体的奇偶校验位执行异或运算；以及
第一输出单元，适用于将所述第一逻辑单元的输出信号输出作为所述公共测试比特位。
14.如权利要求12所述的存储器件，其中，每个所述独立输入电路包括：
多个第二逻辑单元，适用于对所述写入数据的比特位和所述公共测试比特位执行异或运算；以及
第二输出单元，适用于将所述第二逻辑单元的输出信号输出作为所述独立测试比特位。
15.如权利要求12所述的存储器件，还包括多个测试输出电路，每个测试输出电路适用于将从所述正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。
16.如权利要求15所述的存储器件，其中，每个所述测试输出电路对从所述正常单元区域读取的数据的比特位与从对应存储体中的奇偶性单元区域读取的独立测试比特位执行异或运算并且输出运算结果作为测试结果信号。
17.一种存储器件，包括：
正常区域，适用于存储一个或更多个的图案比特位的组；
第一奇偶性电路和第二奇偶性电路，适用于基于所述组而分别生成第一奇偶校验位和第二奇偶校验位；
公共电路，适用于通过按比特位对所述第一奇偶校验位与所述第二奇偶校验位进行比较来生成公共测试比特位；
独立电路，适用于通过将所述图案比特位与所述公共测试比特位进行比较来将独立测试比特位存储在奇偶性区域中；以及
测试电路，适用于将从所述正常区域读取的每个组与从所述奇偶性区域读取的独立测试比特位进行比较。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114999558A (zh) * 2022-08-03 2022-09-02 合肥康芯威存储技术有限公司 一种存储芯片的测试方法及系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070106923A1 (en) * 2005-11-10 2007-05-10 Aitken Robert C Integrated circuit and method for testing memory on the integrated circuit
US20100064181A1 (en) * 2008-09-05 2010-03-11 Moyer William C Error detection schemes for a unified cache in a data processing system
US20100251036A1 (en) * 2009-03-31 2010-09-30 Moyer William C Implementation of multiple error detection schemes for a cache
US20120192027A1 (en) * 2010-09-28 2012-07-26 Texas Instruments Incorporated Robust Hamming Code Implementation for Soft Error Detection, Correction, and Reporting in a Multi-Level Cache System Using Dual Banking Memory Scheme
US20150019933A1 (en) * 2013-07-11 2015-01-15 Kabushiki Kaisha Toshiba Memory controller, storage device, and memory control method
US20150155013A1 (en) * 2013-11-29 2015-06-04 SK Hynix Inc. Semiconductor memory apparatus
US20190012229A1 (en) * 2017-07-06 2019-01-10 Samsung Electronics Co ., Ltd . Semiconductor memory device error correction circuit, semiconductor memory device including the same, and memory system incluidng the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289415B1 (en) * 1998-12-23 2001-09-11 At&T Corporation System and method for storage media group parity protection
US7779334B2 (en) 2006-06-26 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory having an ECC system
KR20080007806A (ko) 2006-07-18 2008-01-23 삼성전자주식회사 Ｅｃｃ엔진을 이용한 병렬 비트 테스트 방법 및 그 장치
JP4962060B2 (ja) * 2007-03-14 2012-06-27 富士通セミコンダクター株式会社 パリティエラー復旧回路
KR20150033859A (ko) * 2013-09-25 2015-04-02 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR102388803B1 (ko) 2017-11-02 2022-04-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070106923A1 (en) * 2005-11-10 2007-05-10 Aitken Robert C Integrated circuit and method for testing memory on the integrated circuit
US20100064181A1 (en) * 2008-09-05 2010-03-11 Moyer William C Error detection schemes for a unified cache in a data processing system
US20100251036A1 (en) * 2009-03-31 2010-09-30 Moyer William C Implementation of multiple error detection schemes for a cache
US20120192027A1 (en) * 2010-09-28 2012-07-26 Texas Instruments Incorporated Robust Hamming Code Implementation for Soft Error Detection, Correction, and Reporting in a Multi-Level Cache System Using Dual Banking Memory Scheme
US20150019933A1 (en) * 2013-07-11 2015-01-15 Kabushiki Kaisha Toshiba Memory controller, storage device, and memory control method
US20150155013A1 (en) * 2013-11-29 2015-06-04 SK Hynix Inc. Semiconductor memory apparatus
US20190012229A1 (en) * 2017-07-06 2019-01-10 Samsung Electronics Co ., Ltd . Semiconductor memory device error correction circuit, semiconductor memory device including the same, and memory system incluidng the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114999558A (zh) * 2022-08-03 2022-09-02 合肥康芯威存储技术有限公司 一种存储芯片的测试方法及系统
CN114999558B (zh) * 2022-08-03 2022-11-29 合肥康芯威存储技术有限公司 一种存储芯片的测试方法及系统

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