KR102388803B1 - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 삽입 레지스터 세트, 데이터 입력 버퍼, 기입 데이터 생성기 및 제어 로직 회로를 포함한다. 상기 에러 삽입 레지스터 세트는 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 저장한다. 상기 데이터 입력 버퍼는 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트들을 저장한다. 상기 기입 데이터 생성기는 상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 메모리 셀 어레이에 기입될 기입 데이터 세트를 생성한다. 상기 제어 로직 회로는 상기 에러 삽입 레지스터 세트와 상기 데이터 입력 버퍼를 제어한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, memory systems including the same and methods of operating semiconductor memory devices}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 저비용으로 반도체 메모리 장치의 에러에 대한 응답을 확인할 수 있는 방안이 필요하다.
본 발명의 일 목적은 비용을 감소시키면서, 다양한 패턴의 에러에 응답하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 비용을 감소시키면서, 다양한 패턴의 에러에 응답하는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 비용을 감소시키면서, 다양한 패턴의 에러에 응답하는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 삽입 레지스터 세트, 데이터 입력 버퍼, 기입 데이터 생성기 및 제어 로직 회로를 포함한다. 상기 에러 삽입 레지스터 세트는 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 저장한다. 상기 데이터 입력 버퍼는 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트들을 저장한다. 상기 기입 데이터 생성기는 상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 메모리 셀 어레이에 기입될 기입 데이터 세트를 생성한다. 상기 제어 로직 회로는 상기 에러 삽입 레지스터 세트와 상기 데이터 입력 버퍼를 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 에러 삽입 레지스터 세트, 데이터 입력 버퍼, 기입 데이터 생성기 및 제어 로직 회로를 포함한다. 상기 에러 삽입 레지스터 세트는 상기 메모리 컨트롤러로부터의 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 저장한다. 상기 데이터 입력 버퍼는 상기 메모리 컨트롤러로부터의 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트들을 저장한다. 상기 기입 데이터 생성기는 상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 메모리 셀 어레이에 기입될 기입 데이터 세트를 생성한다. 상기 제어 로직 회로는 상기 에러 삽입 레지스터 세트와 상기 데이터 입력 버퍼를 제어한다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는, 메모리 컨트롤러로부터의 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 에러 삽입 레지스터 세트에 기입하고, 상기 메모리 컨트롤러로부터의 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트를 데이터 입력 버퍼에 저장하고, 상기 에러 비트 세트와 상기 데이터 세트에 기초하여 기입 데이터 세트를 생성하고, 상기 기입 데이터 세트를 타겟 어드레스가 지정하는 메모리 위치에 기입하고, 상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 상기 메모리 위치로부터 상기 기입 데이터 세트를 독출하여 독출 데이터 세트로서 상기 메모리 컨트롤러에 전송한다.
본 발명의 실시예들에 따르면, 다양한 에러 패턴을 설정할 수 있는 에러 삽입 레지스터 세트를 반도체 메모리 장치에 구비하여 별도의 메모리 삽입 카드 없이도 다양한 에러 패턴에 대한 반도체 메모리 장치의 반응을 평가할 수 있고, 상기 반도체 메모리 장치의 리페어 기능과 시스템 레벨에서의 에러 정정 능력을 평가할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 삽입 레지스터 세트, 데이터 입력 버퍼 및 기입 데이터 생성기를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 5의 에러 삽입 레지스터 세트에 저장될 수 있는 제2 데이터 비트들을 나타낸다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 도 6의 데이터 삽입 레지스터 세트가 나타낼 수 있는 다양한 에러 패턴들을 나타낸다.
도 10은 에러 삽입 모드에서 3의 반도체 메모리 장치의 일부를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러에서 제1 에러 정정 코드 엔진의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 도 13의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터 세트(DQ_BL)를 주고받을 수 있다.
메모리 컨트롤러(100)는 제1 에러 정정 코드(error correction code; 이하 'ECC') 엔진(110)과 에러 로그 레지스터(140)를 포함할 수 있다.
반도체 메모리 장치(200)는 데이터 세트(DQ_BL)가 저장되는 메모리 셀 어레이(300), 에러 삽입 레지스터 세트(410) 및 제어 로직 회로(210)를 포함할 수 있다. 에러 삽입 레지스터 세트(410)는 메모리 셀 어레이(300)에 저장되는 데이터 세트(DQ_BL)와 관련되는 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 저장할 수 있다.
제어 로직 회로(210)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(300)에 대한 액세스를 제어하고, 에러 삽입 레지스터 세트(410)의 적어도 하나의 에러 비트를 복수의 에러 패턴들 중 하나로 설정할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)에는/각각으로부터는 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL)가 입력/출력된다. 데이터 세트(DQ_BL)는 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(DQ_BL_SG1~DQ_BL_SGk)을 포함할 수 있다. 도 2에서 버스트 길이(BL)는, 즉 k는 8 또는 16일 수 있으나 이에 한정되는 것은 아니다. 즉, 반도체 메모리 장치(200)의 메모리 셀 어레이(300)에는 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL)가 저장될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로 블록(290), 데이터 입출력 버퍼(275), 에러 삽입 레지스터 세트(410) 및 기입 데이터 생성기(430)를 포함할 수 있다.
입출력 게이팅 회로 블록(290)은 메모리 셀 어레이(300)의 복수의 뱅크 어레이들(310~380) 각각에 상응하는 복수의 입출력 게이팅 회로들을 포함할 수 있다.
메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로 블록(290)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터 세트는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터 세트는 데이터 입출력 버퍼(275)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터 세트(DQ_BL)는 제3 제어 신호(CTL3)에 응답하여 기입 데이터 생성기(430)에 제공된다.
하나의 뱅크 어레이에 기입될 데이터 세트(DQ_BL)와 관련된 에러 비트 세트(EB_BL)는 제어 로직 회로(210)의 제2 제어 신호(CTL2)에 응답하여 에러 삽입 레지스터 세트(410)에 저장되고, 제어 로직 회로(210)의 제어에 따라 기입 데이터 생성기(430)에 제공된다.
기입 데이터 생성기(430)는 데이터 세트(DQ_BL)와 에러 비트 세트(ER_BL)에 기초하여 기입 데이터 세트(WDQ)를 생성하고, 생성된 기입 데이터 세트(WDQ)를 입출력 게이팅 회로 블록(290)의 상응하는 입출력 게이팅 회로에 제공한다.
데이터 입출력 버퍼(275)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 데이터 세트(DQ_BL)를 클럭 신호(CLK)에 기초하여 기입 데이터 생성기(430)에 제공하고, 입출력 게이팅 회로 블록(290)으로부터 제공되는 독출 데이터 세트(RDQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1), 에러 삽입 레지스터 세트(410)를 제어하는 제2 제어 신호(CTL2) 및 데이터 입출력 버퍼(275)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다.
특히 제어 로직 회로(210)는 에러 삽입 레지스터(410)에 저장된 제2 데이터 비트들 중 적어도 하나의 로직 레벨을 변경하여 메모리 컨트롤러(100)의 제1 커맨드에 응답하여 타겟 어드레스(ADDR)가 지정하는 메모리 위치에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 설정할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310)는 복수의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 삽입 레지스터 세트, 데이터 입력 버퍼 및 기입 데이터 생성기를 나타낸다.
도 5를 참조하면, 에러 삽입 레지스터 세트는 레지스터 기입 회로(420) 및 복수의 에러 삽입 레지스터들(411~41k)을 포함할 수 있다. 데이터 입력 버퍼(280)는 도 3의 데이터 입출력 버퍼(275)에 포함될 수 있다. 데이터 입력 버퍼(280)는 데이터 세트(DQ_BL) 중 반도체 메모리 장치(200)의 버스트 길이에 해당하는 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk)을 각각 저장하는 복수의 데이터 입력 레지스터들(281~28k)을 포함할 수 있다. 데이터 입력 레지스터들(281~28k) 각각은 클럭 신호(CLK)에 응답하여 데이터 세트(DQ_BL) 중 상응하는 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk) 각각을 기입 데이터 생성기(430)에 제공할 수 있다.
에러 삽입 레지스터들(411~41k) 각각은 데이터 입력 레지스터들(281~28k) 각각에 상응하며, 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk) 각각에 상응하는 제2 단위의 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 각각을 저장할 수 있다. 여기서 제1 단위와 제2 단위는 동일할 수 있다.
레지스터 기입 회로(420)는 제2 제어 신호(CTL2)에 포함된 에러 모드 신호(EMS) 및 에러 비트 위치 정보(EPI)에 기초하여 에러 삽입 레지스터들(411~41k)에 저장된 제2 데이터 비트들을 디폴트 레벨(제1 로직 레벨, 로직 로우 레벨)로 유지하거나, 에러 비트 위치 정보(EPI)가 지정하는 위치의 적어도 하나의 제2 데이터 비트를 제2 로직 레벨(로직 하이 레벨)로 변경시킬 수 있다.
에러 모드 신호 (EMS)가 노멀 모드를 지시하는 경우, 레지서트 기입 회로(420)는 에러 삽입 레지스터들(411~41k)에 저장된 제2 데이터 비트들을 디폴트 레벨로 유지시킨다. 에러 모드 신호 (EMS)가 에러 삽입 모드를 지시하는 경우, 레지스터 기입 회로(420)는 에러 삽입 레지스터들(411~41k)에 저장된 제2 데이터 비트들 중에서, 에러 비트 위치 정보(EPI)가 지정하는 위치의 적어도 하나의 제2 데이터 비트를 제2 로직 레벨(로직 하이 레벨)로 변경시킨다.
기입 데이터 생성기(430)는 복수의 배타적 논리합 게이트들(431~43k)을 포함한다.
복수의 배타적 논리합 게이트들(431~43k)은 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk)과 제2 단위의 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 중에서 상응하는 데이터 비트들에 대하여 배타적 논리합 연산을 수행하여 기입 데이터 세트(WDQ_SG1~WDQ_SGk)를 제공할 수 있다. 상기 기입 데이터 기입 데이터 세트(WDQ_SG1~WDQ_SGk)는 입출력 게이팅 회로를 통하여 거쳐 타겟 어드레스(ADDR)가 지정하는 메모리 위치에 기입될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 에러 삽입 레지스터 세트에 저장될 수 있는 제2 데이터 비트들을 나타낸다.
도 6을 참조하면, 에러 삽입 레지스터 세트(410)의 에러 삽입 레지스터들(411~41k)에는 디폴트로 제1 로직 레벨의 제2 데이터 비트들(V)이 저장될 수 있다. 프로그램 회로(420)는 제2 제어 신호(CTL2)에 포함되는 에러 모드 신호(EMS) 및 에러 비트 위치 정보(EPI)에 응답하여 제2 데이터 비트들(V) 중 적어도 하나를 제2 로직 레벨로 변경함으로써 다양한 에러 패턴을 나타내는 기입 데이터 세트(WDQ_SG1~WDQ_SGk)가 메모리 셀 어레이(300)의 타겟 메모리 위치에 저장되도록 할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 응답하여 메모리 셀 어레이(300)의 타겟 메모리 위치에 저장된 데이터 세트(WDQ_SG1~WDQ_SGk)를 독출하고, 독출된 데이터 세트(WDQ_SG1~WDQ_SGk)를 메모리 컨트롤러(100)에 제공할 수 있다.
메모리 컨트롤러(100)는 독출된 데이터 세트(WDQ_SG1~WDQ_SGk)의 에러 패턴을 분석하여 메모리 셀 어레이(300)가 결함 셀을 포함하는지 여부를 판단할 수 있다. 메모리 컨트롤러(100)는 메모리 셀 어레이(300)의 결함 셀의 정보를 에러 로그 레지스터(140)에 기록할 수 있다. 또한 메모리 컨트롤러(100)의 제1 ECC 엔진(110)은 상기 적어도 하나의 에러 비트를 포함하는 데이터 세트(WDQ_SG1~WDQ_SGk)에 대하여 ECC 디코딩을 수행하여 상기 적어도 하나의 에러 비트가 정정되는지 여부를 판단할 수 있다. 즉, 제1 ECC 엔진(110)은 시스템 레벨에서의 ECC의 성능을 평가할 수 있다.
따라서 본 발명의 실시예들에 따른 반도체 메모리 장치(200)는 별도의 메모리 에러 삽입 카드 없이 다양한 에러 패턴들에 대한 응답을 확인할 수 있으므로 비용을 감소시킬 수 있다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 도 6의 데이터 삽입 레지스터 세트가 나타낼 수 있는 다양한 에러 패턴들을 나타낸다.
도 7은 단일 비트 에러를 나타낸다.
도 7을 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 중에서 하나의 비트만이 로직 하이 레벨을 가진다. 따라서 도 7은 단일 비트 에러를 나타냄을 알 수 있다.
도 8은 더블 비트 에러를 나타낸다.
도 8을 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 중에서 두 개의 비트들이 로직 하이 레벨을 가진다. 따라서 도 8은 더블 비트 에러를 나타냄을 알 수 있다.
도 9는 데이터 패드와 관련된 에러를 나타낸다.
도 9를 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SGk) 중에서 데이터 패드(DQ1)와 관련된 비트들이 모두 로직 하이 레벨을 가진다. 따라서 도 9는 데이터 패드와 관련된 에러를 나타냄을 알 수 있다.
이외에도, 도 6의 에러 삽입 레지스터 세트(410)는 심볼 에러 패턴 등과 같은 다양한 에러 패턴들을 나타낼 수 있다.
도 10은 에러 삽입 모드에서 3의 반도체 메모리 장치의 일부를 나타낸다.
도 10에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290a), 데이터 입출력 버퍼(275), 에러 삽입 레지스터 세트(410) 및 기입 데이터 생성기(430)도시되어 있다.
도 10을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200a)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. ECC 용 및/또는 리던던시 리페어 용 블록인 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
제1 메모리 블록들(311, 312, 313) 각각의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(BTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(BTL)의 교차점에 연결되는 제1 메모리 셀들은 동적 메모리 셀들로 구성될 수 있다. 제2 메모리 블록(314)의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(RBTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(RBTL)의 교차점에 연결되는 제2 메모리 셀들은 동적 메모리 셀들로 구성될 수 있다.
입출력 게이팅 회로(290a)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200)는 예시적으로 버스트 길이가 k(k는 8 또는 16)로 설정될 수 있다. 이에 따라 비트라인들(BTL)은 복수의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 k개의 비트라인들이 동시에 선택될 수 있다.
기입 데이터 생성기(430)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIOL) 및 제2 데이터 라인들 각각을 통하여 연결될 수 있다. 데이터 입출력 버퍼(280)도 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO) 및 제2 데이터 라인들 각각을 통하여 연결될 수 있다.
제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL11)를 입출력 게이팅 회로(290a)에 제공하고, 에러 모드 신호(EMS)와 에러 비트 위치 정보(EPI)를 포함하는 제2 제어 신호(CTL12)를 에러 삽입 레지스터(410)에 제공하고, 제3 제어 신호(CTL13)를 데이터 입출력 버퍼(275)에 제공할 수 있다.
커맨드(CMD)가 에러 삽입 모드를 지시하는 제1 커맨드인 경우에, 제어 로직 회로(210)는 제1 제어 신호(CTL11)를 입출력 게이팅 회로(290a)에 인가하여 스위칭 회로(291d)를 턴-오프 시켜 제2 메모리 블록(314)과 기입 데이터 생성기(430) 및 데이터 입출력 버퍼(275)의 연결을 차단함으로써 반도체 메모리 장치(200)의 리페어 기능을 비활성화시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러에서 제1 에러 정정 코드(ECC) 엔진의 구성을 나타내는 블록도이다.
도 11을 참조하면, 제1 ECC 엔진(110)은 패리티 생성기(111), 레지스터(112) 및 ECC 디코더(120)를 포함할 수 있다. ECC 디코더(120)는 체크 비트 생성기(121), 신드롬 생성기(122) 및 데이터 정정기(123)를 포함할 수 있다.
패리티 생성기(111)는 반도체 메모리 장치(200)로 제공될 데이터 세트(DQ_BL1)에 기초하여 패리티 비트들(PRT)을 생성하고, 패리티 비트들(PRT)을 레지스터(112)에 저장한다.
체크 비트 생성기(121)는 반도체 메모리 장치(121)로부터 독출된 데이터 세트(DQ_BL2)에 기초하여 체크 비트들(CHB)을 생성한다. 신드롬 생성기(122)는 레지스터(112)로부터 제공되는 패리티 비트들(PRT)과 체크 비트들(CHB)의 비교에 기초하여 에러 비트의 개수와 위치를 나타내는 신드롬 데이터(SDR)를 생성한다. 데이터 정정기(123)는 신드롬 데이터(SDR)에 기초하여 독출된 데이터 세트(DQ_BL2)의 에러 비트를 정정하여 정정된 데이터 세트(C_DQ_BL)를 출력한다.
반도체 메모리 장치(200)의 에러 삽입 모드에서는 독출된 데이터 세트(DQ_BL2)에 적어도 하나의 에러 비트가 포함되어 있으므로, ECC 인코더(120)의 에러 정정 능력을 검증할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 12의 반도체 메모리 장치(200b)는 제2 ECC 엔진(450)을 더 포함하고, 제어 로직 회로(210a)가 페일 어드레스 스토리지(215)를 포함한다는 점이 도 10의 반도체 메모리 장치(200a)와 차이가 있다.
도 12에서 제2 ECC 엔진(450)은 ECC 동작과 리던던시 리페어 동작을 공유할 수 있다.
DRAM의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 불량 메모리 셀들의 수도 증가하고 있다. 불량 메모리 셀들에는 결함 셀들과 위크 셀들을 포함할 수 있다. 결함 셀들은 하드웨어적으로 불량인 셀들을 의미하고, 제조 공정 상의 결함에 따라서 완전히 동작하지 않는 셀들, 예를 들면 배선의 단선이나 숏(short) 등이 생긴 메모리 셀들을 말한다. 위크 셀들은 소프트웨어적으로 불량인 셀들을 의미하고, 어느 특정의 전압 조건 하에서 불량하게 되는 메모리 셀이나 특정의 동작 타이밍 아래에서 불량하게 되는 메모리 셀들을 말한다. 위크 셀들에는 각종 소자 특성 저하를 나타내는 셀들. 예컨대, 짧은 리프레쉬 시간을 가지는 셀, 셀 기입 특성 저하 또는 가변적인 리텐션 시간(variable retention time)을 보이는 셀 등이 포함될 수 있다. 수율 확보를 위하여, 불량 메모리 셀들은 리던던시 메모리 셀들로 교체되어 리페어된다.
제1 메모리 블록들(311, 312, 312b, 313) 각각의 메모리 셀들에 저장된 데이터는 해당되는 데이터 입출력 패드들을 통하여 입출력될 수 있다.
제어 로직 회로(210a)는 반도체 메모리 장치(200b) 내 불량 메모리 셀들을 어드레싱하는 불량 어드레스들을 저장하는 불량 어드레스 스토리지(215)를 포함한다. 불량 어드레스 스토리지(215)는 반도체 메모리 장치(200b)의 테스트 시 발생된 불량 어드레스들을 저장할 수 있다. 또한, 불량 어드레스 스토리지(215)는 반도체 메모리 장치(200b)가 시스템에 장착되어 동작하는 도중에 새롭게 발생하는 불량 어드레스를 저장할 수 있다. 불량 어드레스 스토리지(215)는 추가로 발생되는 불량 어드레스를 업데이트시키면서 저장할 수 있다. 불량 어드레스 스토리지(215)는 안티 퓨즈 어레이, CAM(Content Addressable Memory), 레지스터 또는 SRAM 과 같은 메모리 소자로 구현될 수 있다.
불량 어드레스 스토리지(215)에 저장되는 불량 어드레스들은, 노멀 셀 어레이(NCA)에서 독출되는 데이터에 포함된 에러 비트들에 따른 불량 유형별로 구분될 수 있다. 노멀 셀 어레이(NCA)의 제1 메모리 블록들(311, 312, 312b, 313)에서 1 단위의 메모리 셀들로부터 데이터를 독출할 수 있다. 제1 메모리 블록들(311, 312, 312b, 313) 각각은, 복수의 데이터 비트들에 대하여 적어도 하나의 에러 비트를 검출하고 정정하는 ECC 동작을 위하여 k 비트의 패리티 비트들이 이용될 수 있다. 복수의 데이터 비트들과 k 비트 패리티 비트들을 합하여 코드워드(codeword)라고도 칭할 수 있다.
불량 어드레스 스토리지(215)에 저장되는 불량 어드레스들의 불량 유형은, 1 코드워드 내 에러 비트 수가 1개인 경우, 1 코드워드 내 에러 비트 수가 2개인 경우 또는 1 코드워드 내 에러 비트 수가 3개 이상인 경우로 구분할수 있다. 1 코드워드 내 에러 비트수가 3개 이상인 경우는 블록 불량으로 간주될 수 있다. 1 코드워드 내 에러 비트 수가 1개인 경우, 제2 메모리 블록(314)은 ECC 용으로 사용된다(TA). 1 코드워드 내 에러 비트 수가 2개인 경우, 제2 메모리 블록(314)은 데이터 라인 리페어 용(Data line repair)으로 사용된다(TB). 1 코드워드 내 에러가 블록 불량으로 나타나는 경우, 제2 메모리 블록(314)은 블락 리페어 용(Block repair)으로 사용된다(TC).
제어 로직 회로(210a)는 메모리 컨트롤러(100)로부터 인가되는 어드레스(ADDR)가 불량 어드레스 스토리지(215)에 저장된 불량 어드레스와 동일한지 여부를 판단한다. 제어 로직 회로(210a)는 불량 어드레스 스토리지(215)에 저장된 불량 셀들의 유형들, 즉, 1 코드워드 내 싱글 비트 에러, 1 코드워드 내 2 비트 에러, 또는 블록 불량 유형으로 저장된 불량 블록 어드레스와 외부 인가 어드레스(ADDR)를 비교하고, 제1 제어 신호(CTL21)와 제4 제어 신호(CTL24)를 생성할 수 있다. 제어 로직 회로(210a)는 또한 에러 삽입 레지스터 세트(410)를 제어하는 제2 제어 신호(CTL22)와 데이터 입출력 버퍼(275)를 제어하는 제3 제어 신호(CTL23)를 생성할 수 있다.
제1 제어 신호(CTI21)는 스위칭 회로들(291a, 291b, 291b, 291c, 291d)로 제공되고, 제4 제어 신호(CTL24)는 제2 ECC 엔진(450)으로 제공된다. 제1 제어 신호(CTL21) 및 제4 제어 신호(CTL24)는 노멀 셀 어레이(NCA)에서 발생되는 불량 셀들의 유형에 따라 ECC 동작 또는 리던던시 리페어 동작을 선택적으로 수행하도록 스위칭 회로들91a, 291b, 291b, 291c, 291d)과 제2 ECC 엔진(450)을 제어한다. 스위칭 회로들(291a, 291b, 291b, 291c, 291d)은 제2 ECC 엔진(450)과 제1 데이터 라인들(EDBIO)와 제2 데이터 라인들(EDBIO)를 통하여 연결될 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200b)의 리던던시 리페어 기능(리페어 온 시스템 기능)을 검증하기 위하여 에러 삽입 모드를 지시하는 제1 커맨드(CMD)를 제어 로직 회로(210a)에 인가하면서 모드 레지스터(212)에 ECC 동작 및/또는 리던던시 리페어 동작의 비활성화를 설정할 수 있다. 이 경우에, 제어 로직 회로(215)는 해당 워드라인의 ECC 동작 및/또는 리던던시 리페어 동작이 비활성화되도록 제1 제어 신호(CTL21) 및 제4 제어 신호(CTL24)를 생성할 수 있다. 이 경우에, 적어도 하나의 에러 비트를 포함하는 기입 데이터 세트(WDQ)가 제1 메모리 블록들(311, 312, 312b, 313)에 저장되고, 독출 동작에서는 적어도 하나의 에러 비트를 포함하는 독출 데이터 세트(RDQ)가 데이터 입출력 버퍼(275)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다.
메모리 컨트롤러(100)는 에러 삽입 모드를 지시하는 제1 커맨드(CMD)를 제어 로직 회로(210a)에 인가하면서 모드 레지스터(212)에 ECC 동작 및/또는 리던던시 리페어 동작의 활성화를 설정할 수 있다. 이 경우에, 제어 로직 회로(215)는 해당 워드라인의 ECC 동작 및/또는 리던던시 리페어 동작이 활성화되도록 제1 제어 신호(CTL21) 및 제4 제어 신호(CTL24)를 생성할 수 있다. 이 경우에, 적어도 하나의 에러 비트를 포함하는 기입 데이터 세트(WDQ)에 대하여 ECC 동작 및/또는 리던던시 리페어 동작이 수행되어 제1 메모리 블록들(311, 312, 312b, 313)에 저장되고, 독출 동작에서는 ECC 동작 및/또는 리던던시 리페어 동작이 수행된 독출 데이터 세트(RDQ)가 데이터 입출력 버퍼(275)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다.
메모리 컨트롤러(100)는 적어도 하나의 에러 비트를 포함하는 독출 데이터 세트(RDQ)와 ECC 동작 및/또는 리던던시 리페어 동작이 수행된 독출 데이터 세트(RDQ)의 비교하고, 상기 비교에 기초하여 반도체 메모리 장치(200b)의 리던던시 리페어 기능을 검증할 수 있다.
실시예에 따라서, 메모리 컨트롤러(100)는 에러 삽입 모드를 지시하는 제1 커맨드(CMD)를 제어 로직 회로(210a)에 인가하면서 모드 레지스터(212)에 ECC 동작의 활성화와 리던던시 리페어 동작의 비활성화를 설정할 수 있다. 이 경우에, 제2 ECC 엔진(450)는 적어도 하나의 에러 비트가 포함된 기입 데이터 세트(WDQ)를 기초로 패리티 비트들을 생성하고, 상기 패리티 비트들을 스위칭 회로(291d)를 통하여 제2 메모리 블록(314)에 저장할 수 있다.
도 12에서 1 코드워드 내 에러 비트 수가 1개인 경우는 도 7의 에러 패턴에 해당하고, 1 코드워드 내 에러 비트 수가 2 개인 경우는 도 8의 에러 패턴에 해당하고, 블록 에러인 경우는 도 9의 에러 패턴에 해당할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(622)과 에러 삽입 레지스터 세트(623)를 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(622)은 전송 데이터가 전송되기 이전에 메모리 다이(620-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 64비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(120-p)에 형성되는 데이터 TSV 라인 그룹(632)은 64개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다
데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(622)은 데이터 TSV 라인 그룹(632)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(622)는 패리티 TSV 라인 그룹(634)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(632)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진인 제2 타입 ECC 엔진(612)은 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(612)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 회로(112)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 1에서와 같이 메모리 다이에는 셀 코어 ECC 엔진과 에러 삽입 레지스터 세트(623)를 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치하고, 메모리 다이의 메모리 셀에 적어도 하나의 에러 비트를 기입함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 14를 참조하면, 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는, 메모리 컨트롤러(100)로부터의 제1 커맨드에 응답하여, 메모리 셀 어레이(100)에 기입될 데이터 세트(DQ_BL)와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트(EB_BL)를 에러 삽입 레지스터 세트(410)에 기입한다(S610). 메모리 컨트롤러(100)로부터의 제2 커맨드에 응답하여 메모리 셀 어레이(300)에 기입될 데이터 세트(DQ_BL)를 데이터 입력 버퍼(280)에 저장한다(S620).
기입 데이터 생성기(430)는 에러 비트 세트(EB_BL)와 데이터 세트(DQ_BL)에 기초하여 기입 데이터 세트(WDQ)를 생성한다(S630). 입출력 게이팅 회로(290a)는 기입 데이터 세트(WDQ)를 타겟 어드레스(ADDR)가 지정하는 메모리 위치에 기입한다(S640). 메모리 컨트롤러(100)로부터의 독출 커맨드에 응답하여, 상기 메모리 영역으로부터 에러 비트를 포함하는 기입 데이터 세트(WDQ)를 독출하여 독출 데이터 세트(RDQ)로서 메모리 컨트롤러(100)에 전송한다(S650).
메모리 컨트롤러(100)는 에러 비트를 포함하는 독출 데이터 세트(RDQ)에 대하여 제1 ECC 엔진(110)을 이용하여 ECC 디코딩을 수행하여 시스텔 레벨에서 제1 ECC 엔진(110)의 에러 정정 능력을 검증한다(S660).
도 15는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 15를 참조하면, 반도체 메모리 장치(200)와 상기 반도체 메모리 장치(200)를 제어하는 메모리 컨트롤러(100)를 포함하는 메모리 시스템(20)의 동작 방법에서는 반도체 메모리 장치(200)가 메모리 컨트롤러(100)로부터 타겟 어드레스(ADDR)를 수신하고, 타겟 어드레스(ADDR)와 관련된 리던던시 리페어 기능을 비활성화시킨다(S710). 반도체 메모리 장치(200)는 에러 삽입 모드에서 에러 비트가 삽입된 제1 기입 데이터를 메모리 셀 어레이(300)의 타겟 어드레스에 해당하는 메모리 위치에 기입한다(S720).
반도체 메모리 장치(200)는 리던던시 리페어 기능이 비활성화된 채로, 에러 비트가 삽입된 제1 기입 데이터를 독출하여 제1 독출 데이터로서 메모리 컨트롤러(100)에 전송한다(S730).
반도체 메모리 장치(200)가 상기 타겟 어드레스(ADDR)와 관련된 리던던시 리페어 기능을 활성화시킨다(S740). 반도체 메모리 장치(200)는 에러 삽입 모드에서 에러 비트가 삽입된 제2 기입 데이터를 메모리 셀 어레이(300)의 상기 타겟 어드레스에 해당하는 메모리 위치에 기입한다(S750). 반도체 메모리 장치(200)는 리던던시 리페어 기능이 활성화된 채로, 에러 비트가 삽입된 제2 기입 데이터를 독출하여 제2 독출 데이터로서 메모리 컨트롤러(100)에 전송한다(S760).
메모리 컨트롤러(100)는 제1 독출 데이터 세트와 제2 독출 데이터 세트의 비교에 기초하여 반도체 메모리 장치(200)의 리던던시 리페어 기능(리페어 온 시스템 기능)을 검증한다(S770).
도 16은 본 발명의 실시예들에 따른 도 13의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 16은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 16을 참조하면, PCB(710)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(720)가 배치된다. 상기 호스트 다이(720)의 상부에는 HBM(620) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다. 도 16에서는 도 13의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(720) 사이에 배치될 수 있다. HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 모듈을 나타내는 블록도이다.
도 17을 참조하면, 메모리 모듈(800)은 회로 기판(801)에 배치되는(실장되는) 제어 장치(861), 복수의 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e), 데이터 버퍼들(841~845, 851~855), 모듈 저항부들(860, 870) 및 SPD(880)를 포함할 수 있다.
여기서, 회로 기판(801)은 인쇄회로 기판으로서, 제1 방향(D1)의 제1 에지부(803) 및 제2 에지부(805) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 제어 장치(810)는 회로 기판(801)의 중심부에 배치되고, 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)은 제어 장치(810)와 제1 에지부(803) 사이 및 제어 장치(810)와 제2 에지부(805) 사이에서 복수의 행들로 배치될 수 있다. 여기서, 반도체 메모리 장치들(201a~201e, 202a~202e)은 제어 장치(810)와 제1 에지부(803) 사이에서 복수의 행들로 배치되고, 반도체 메모리 장치들(203a~203e, 204a~204e)은 제어 장치(810)와 제2 에지부(805) 사이에서 복수의 행들로 배치된다.
반도체 메모리 장치들(201a~201e, 202a~202e)의 일부는 ECC(error correction code) 메모리 장치일 수 있다. ECC 메모리 장치는 메모리 셀들에 기입될 데이터에 대한 패리티 비트들을 발생하는 ECC 인코딩 동작과, 메모리 셀들로부터 독출된 데이터에 에러가 발생된 경우에 에러를 교정하는 ECC 디코딩 동작을 수행할 수 있다.
반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)은 각각 상응하는 데이터 전송선을 통하여 데이터 버퍼들(841~845, 851~855) 중 상응하는 데이터 버퍼와 연결되어 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다.
제어 장치(810)는 커맨드/어드레스 전송선(861)을 통하여 반도체 메모리 장치들(201a~201e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(863)을 통하여 반도체 메모리 장치들(202a~202e)에 커맨드/어드레스 신호를 제공한다. 또한, 제어 장치(810)는 커맨드/어드레스 전송선(871)을 통하여 반도체 메모리 장치들(203a~203e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(873)을 통하여 반도체 메모리 장치들(204a~204e)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(861, 863)은 제1 에지부(803)에 인접하여 배치되는 모듈 저항부(860)에 공통으로 연결되고, 커맨드/어드레스 전송선들(871, 873)은 제2 에지부(805)에 인접하여 배치되는 모듈 저항부(870)에 공통으로 연결된다. 모듈 저항부들(860, 870)은 각기 종단 전압(Vtt)에 연결된 종단 저항(Rtt/2)을 포함한다. 이와 같은 모듈 저항부들(860, 870)의 배치는 모듈 저항부들의 개수를 줄여, 종단 저항이 차지하는 점유 면적을 감소시킨다.
또한, 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 각각은 도 3의 반도체 메모리 장치(200)일 수 있다.
제어 장치(810)는 메모리 컨트롤러의 제어에 따라 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)을 제어할 수 있다. 예를 들어, 제어 장치(810)는 메모리 컨트롤러로부터 어드레스(ADDR), 커맨드(CMD) 및 클럭신호(CLK)를 수신할 수 있다. 제어 장치(110)는 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통하여 수신된 데이터가 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)에 기입되거나 또는 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)에 저장된 데이터가 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력되도록 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)을 제어할 수 있다.
SPD(880)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(880)는 메모리 모듈(800)의 초기 정보 또는 장치 정보(DI; Device Information)를 포함할 수 있다.
제어 장치(810)는 메모리 컨트롤러로부터의 커맨드(CMD)에 응답하여 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 중 적어도 하나를 상술한 에러 삽입 모드에서 동작하도록 할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
도 18을 참조하면, 스마트 폰(900)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 어플리케이션 프로세서(application processor(AP)), 예컨대 모바일 어플리케이션 프로세서(910)는 각 구성 요소들(815, 820, 841, 및 850)의 동작을 제어할 수 있다.
모바일 어플리케이션 프로세서(910)는 모바일 DRAM(915)을 작업용 메모리로서 활용한다. 메모리 장치(921)는 베이스밴드 프로세서(820)의 작업용 및 프로그램 메모리로서 활용된다.
도 18의 경우에 모바일 디램(915)은 도 3의 반도체 메모리 장치(200)로 구현될 수 있다. 어플리케이션 프로세서(910)의 내부에 구현된 메모리 컨트롤러(MCT:811)는 모바일 DRAM(915)에 대한 액세스 동작을 제어한다. 어플리케이션 프로세서(910)의 내부에 구현된 디스플레이 드라이버(913)는 디스플레이(950)의 동작을 제어한다.
베이스밴드 프로세서(920)는 무선 송수신기(930)와 어플리케이션 프로세서(910) 사이에서 주고받는 데이터를 인터페이싱(interfacing)할 수 있다. 메모리 장치(921)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(930)를 통하여 베이스밴드 프로세서(920)로 전송되고, 베이스밴드 프로세서(820)로부터 출력된 데이터는 무선 송수신기(930)에 의해 무선 데이터로 변환된다. 변환된 무선 데이터는 안테나(ANT)를 통하여 출력된다.
이미지 신호 프로세서(941)는 카메라(또는 이미지 센서; 940)로부터 출력된 신호를 처리하고, 처리된 데이터를 어플리케이션 프로세서(910)로 전송할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치 내에 에러 삽입 레지스터 세트를 구비하고, 상기 에러 삽입 레지스터 세트에 적어도 하나의 에러 비트를 설정하고, 상기 적어도 하나의 에러 비트를 포함하는 데이터 세트에 대하여 기입 동작과 독출 동작을 수행하여, 별도의 메모리 에러 삽입 카드 없이 에러 비트에 대한 반도체 메모리 장치의 응답을 확인할 수 있어, 비용을 감소시킬 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메모리 셀 어레이;
    제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트가 저장되는 에러 삽입 레지스터 세트;
    제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트들이 저장되는 데이터 입력 버퍼;
    상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 메모리 셀 어레이에 기입될 기입 데이터 세트를 생성하는 기입 데이터 생성기; 및
    상기 에러 삽입 레지스터 세트와 상기 데이터 입력 버퍼를 제어하는 제어 로직 회로를 포함하고,
    상기 에러 비트 세트의 제2 데이터 비트들은 각각 디폴트로 제1 로직 레벨(로직 로우 레벨)을 가지고,
    상기 제2 데이터 비트들 중 적어도 하나는 상기 제어 로직 회로로부터의 제어 신호에 응답하여 제2 로직 레벨(로직 하이 레벨)로 설정되어 복수의 에러 패턴들 중 하나를 나타내고,
    상기 제어 로직 회로는 외부로부터 상기 제1 커맨드를 수신하고, 상기 제1 커맨드와 관련된 타겟 어드레스를 수신하는 경우, 상기 제1 커맨드에 기초하여 상기 타겟 어드레스에 해당하는 메모리 위치에 상기 적어도 하나의 에러 비트가 기입되도록 상기 에러 삽입 레지스터 세트를 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 에러 비트 세트는 단일 비트 에러, 더블 비트 에러, 심볼 에러 및 데이터 패드 에러 중 하나를 포함하고,
    상기 데이터 입력 버퍼는 상기 반도체 메모리 장치의 버스트 길이에 대응되는 제1 단위의 제1 데이터 비트들을 각각 저장하는 복수의 데이터 입력 레지스터들을 포함하고,
    상기 에러 삽입 레지스터 세트는
    상기 제1 단위의 제1 데이터 비트들 각각에 대응하는 제2 단위의 상기 제2 데이터 비트들을 각각 저장하는 복수의 에러 삽입 레지스터들; 및
    상기 제어 로직 회로로부터의 제어 신호에 응답하여 에러 삽입 모드에서 상기 제2 데이터 비트들 중 하나의 로직 레벨을 변경하는 레지스터 기입 회로를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 기입 데이터 생성기는 상기 데이터 세트의 제1 데이터 비트들 각각과 상기 에러 비트 세트의 상기 제2 데이터 비트들 중 상응하는 비트들에 대하여 배타적 논리합 연산을 수행하여 상기 기입 데이터 세트를 제공하는 복수의 배타적 논리합 게이트들을 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제어 로직 회로는 상기 외부로부터의 독출 커맨드에 응답하여 상기 메모리 위치에 저장된 상기 적어도 하나의 에러 비트를 포함하는 데이터 세트가 독출되도록 상기 메모리 셀 어레이를 제어하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 로직 회로는 상기 제1 커맨드 및 상기 제2 커맨드에 응답하여 상기 적어도 하나의 에러 비트가 포함된 상기 데이터 세트가 상기 메모리 셀 어레이에 기입될 때, 상기 반도체 메모리 장치의 리페어 기능을 비활성화시키고,
    상기 메모리 셀 어레이는 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이와 상기 기입 데이터 생성기 사이에 연결되는 에러 정정 코드(error correction code; 이하 ECC) 엔진을 더 포함하고,
    상기 ECC 엔진은 상기 적어도 하나의 에러 비트를 포함하는 상기 기입 데이터에 기초하여 패리티 비트들을 생성하고, 상기 패리티 비트들을 상기 메모리 셀 어레이의 패리티 셀 영역에 저장하고,
    상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고,
    상기 복수의 뱅크 어레이들 각각은
    상기 기입 데이터를 저장하는 노멀 셀 영역; 및
    상기 패리티 비트들을 저장하는 리던던시 셀 영역을 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이를 가지는 제1 그룹 다이; 및
    상기 제1 그룹 다이의 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 포함하는 제2 그룹 다이를 포함하며,
    상기 메모리 다이들 각각은 상기 메모리 셀 어레이를 포함하고,
    상기 메모리 다이들 중 적어도 하나는 상기 에러 삽입 레지스터 세트를 포함하는 반도체 메모리 장치.
  8. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    메모리 셀 어레이;
    상기 메모리 컨트롤러로부터의 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트가 저장되는 에러 삽입 레지스터 세트;
    상기 메모리 컨트롤러로부터의 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트들이 저장되는 데이터 입력 버퍼;
    상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 메모리 셀 어레이에 기입될 기입 데이터 세트를 생성하는 기입 데이터 생성기; 및
    상기 에러 삽입 레지스터 세트와 상기 데이터 입력 버퍼를 제어하는 제어 로직 회로를 포함하고,
    상기 에러 비트 세트의 제2 데이터 비트들은 각각 디폴트로 제1 로직 레벨(로직 로우 레벨)을 가지고,
    상기 제2 데이터 비트들 중 적어도 하나는 상기 제어 로직 회로로부터의 제어 신호에 응답하여 제2 로직 레벨(로직 하이 레벨)로 설정되어 복수의 에러 패턴들 중 하나를 나타내고,
    상기 제어 로직 회로는 외부로부터 상기 제1 커맨드를 수신하고, 상기 제1 커맨드와 관련된 타겟 어드레스를 수신하는 경우, 상기 제1 커맨드에 기초하여 상기 타겟 어드레스에 해당하는 메모리 위치에 상기 적어도 하나의 에러 비트가 기입되도록 상기 에러 삽입 레지스터 세트를 제어하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 데이터 입력 버퍼는 상기 반도체 메모리 장치의 버스트 길이에 대응되는 제1 단위의 제1 데이터 비트들을 각각 저장하는 복수의 데이터 입력 레지스터들을 포함하고,
    상기 에러 삽입 레지스터 세트는
    상기 제1 단위의 제1 데이터 비트들 각각에 대응하는 제2 단위의 상기 제2 데이터 비트들을 각각 저장하는 복수의 에러 삽입 레지스터들; 및
    상기 제어 로직 회로로부터의 제어 신호에 응답하여 에러 삽입 모드에서 상기 제2 데이터 비트들 중 하나의 로직 레벨을 변경하는 레지스터 기입 회로를 포함하는 메모리 시스템.
  10. 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    메모리 컨트롤러로부터의 제1 커맨드에 응답하여, 상기 메모리 셀 어레이에 기입될 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 에러 삽입 레지스터 세트에 기입하는 단계;
    상기 메모리 컨트롤러로부터의 제2 커맨드에 응답하여 상기 메모리 셀 어레이에 기입될 데이터 세트를 데이터 입력 버퍼에 저장하는 단계;
    상기 에러 비트 세트와 상기 데이터 세트에 기초하여 기입 데이터 세트를 생성하는 단계;
    상기 기입 데이터 세트를 타겟 어드레스가 지정하는 메모리 위치에 기입하는 단계; 및
    상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 상기 메모리 위치로부터 상기 기입 데이터 세트를 독출하여 독출 데이터 세트로서 상기 메모리 컨트롤러에 전송하는 단계를 포함하고,
    상기 에러 비트 세트의 제2 데이터 비트들은 각각 디폴트로 제1 로직 레벨(로직 로우 레벨)을 가지고,
    상기 제2 데이터 비트들 중 적어도 하나는 상기 제어 로직 회로로부터의 제어 신호에 응답하여 제2 로직 레벨(로직 하이 레벨)로 설정되어 복수의 에러 패턴들 중 하나를 나타내고,
    상기 제어 로직 회로는 외부로부터 상기 제1 커맨드를 수신하고, 상기 제1 커맨드와 관련된 타겟 어드레스를 수신하는 경우, 상기 제1 커맨드에 기초하여 상기 타겟 어드레스에 해당하는 메모리 위치에 상기 적어도 하나의 에러 비트가 기입되도록 상기 에러 삽입 레지스터 세트를 제어하는 반도체 메모리 장치의 동작 방법.
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