KR20220050315A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code, 이하 'ECC') 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 노멀 셀 영역과 패리티 셀 영역으로 구분되며 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함한다. 상기 제어 로직 회로는 상기 ECC 회로를 제어한다. 상기 ECC 회로는 노멀 모드에서 외부 장치로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 노멀 셀 영역과 상기 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 상기 외부 장치로부터 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 노멀 셀 영역 및 상기 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory devices and memory systems including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 에러 삽입 테스트를 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 에러 삽입 테스트를 수행할 수 있는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code, 이하 'ECC') 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 노멀 셀 영역과 패리티 셀 영역으로 구분되며 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함한다. 상기 제어 로직 회로는 상기 ECC 회로를 제어한다. 상기 ECC 회로는 노멀 모드에서 외부 장치로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 노멀 셀 영역과 상기 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 상기 외부 장치로부터 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 노멀 셀 영역 및 상기 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code, 이하 'ECC') 회로 및 제어 로직 회로를 포함한다. 상기 ECC 회로는 스토리지를 구비하고, 노멀 모드에서 외부 장치로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 스토리지 및 상기 메모리 셀 어레이 중 선택된 하나에 저장하고, 테스트 모드에서 상기 외부 장치로부터 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 선택된 하나에 저장하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공한다.
본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치를 제어한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code, 이하 'ECC') 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 노멀 셀 영역과 패리티 셀 영역으로 구분되며 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함한다. 상기 제어 로직 회로는 상기 ECC 회로를 제어한다. 상기 ECC 회로는 노멀 모드에서 상기 메모리 컨트롤러로부터의 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 노멀 셀 영역과 상기 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 상기 메모리 컨트롤러로부터의 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 노멀 셀 영역 및 상기 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 메모리 컨트롤러에 제공한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치가 ECC 회로를 포함하고, ECC 회로는 에러 삽입 테스트 모드에서 메인 데이터 및 패리티 데이터 중 하나에 에러 비트들을 삽입하고 에러 비트가 삽입된 데이터에 기초하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 메모리 컨트롤러에 전송한다. 메모리 컨트롤러는 디코딩 결과 데이터에 기초하여 메인 데이터 또는 패리티 데이터에 다양한 에러 패턴이 구현된 경우에 ECC를 분석할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 에러 삽입 레지스터 세트, 데이터 버퍼 및 테스트 데이터 생성기를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 회로의 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 ECC 회로에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 인코더를 나타낸다.
도 10은 본 발명의 실시예들에 따른 따른 도 8의 ECC 엔진에서 ECC 디코더를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 회로의 다른 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 도 11의 스토리지를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 4의 에러 삽입 레지스터 세트에 저장될 수 있는 제2 데이터 비트들을 나타낸다.
도 14 내지 도 16는 본 발명의 실시예들에 따른 도 13의 데이터 삽입 레지스터 세트가 나타낼 수 있는 다양한 에러 패턴들을 나타낸다.
도 17은 본 발명의 실시예들에 따른 에러 삽입 테스트 모드에서 반도체 메모리 장치가 수신하는 커맨드 시퀀스를 나타낸다.
도 18 내지 도 20은 각각 도 1의 메모리 시스템에서 메모리 컨트롤러와 반도체 메모리 장치 사이에서 데이터가 교환되는 것을 나타낸다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 23은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 메모리 컨트롤러(100)는 외부 장치로 호칭될 수도 있다.
실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 노멀 모드에서 반도체 메모리 장치(200)에 메인 데이터(MD)를 전송하고 테스트 모드에서 반도체 메모리 장치(200)에 적어도 하나의 에러 비트를 포함하는 테스트 데이터(TD)를 전송하고, 반도체 메모리 장치(200)로부터 디코딩 결과 데이터(DRD)를 수신할 수 있다.
메모리 컨트롤러(100)는 중앙 처리 장치(central processing unit, 'CPU', 110) 및 에러 로그 레지스터(160)를 포함할 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD) 및 테스트 데이터(TD)가 메모리 셀 어레이(MCA, 300), 에러 정정 코드(error correction code, 이하 'ECC') 회로(400) 및 제어 로직 회로(210)를 포함할 수 있다.
제어 로직 회로(210)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(300)에 대한 액세스를 제어하고, ECC 회로(400)를 제어할 수 있다. 메모리 셀 어레이(300)는 노멀 셀 영역 및 패리티 셀 영역을 포함할 수 있다.
ECC 회로(400)는 노멀 모드에서 메모리 컨트롤러(100)부터의 제1 커맨드에 수반된, 노멀 비트들을 구비하는 메인 데이터를 수신하고, 메인 데이터(MD)에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 노멀 셀 영역과 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 메모리 컨트롤러(100)로부터의 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터(TD)를 수신하고, 테스트 데이터(TD)를 노멀 셀 영역 및 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 메인 데이터(MD) 및 패리티 데이터 중 하나와 테스트 데이터(TD)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공할 수 있다.
메모리 컨트롤러(100)는 디코딩 결과 데이터(DRD)에 기초하여 다양한 에러 패턴들과 관련된 ECC 회로(400) 및 메모리 셀 어레이(300)의 에러 정보를 에러 로그 레지스터(160)에 저장할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는 CPU(110), 데이터 버퍼(120), 테스트 데이터 생성기(130), 에러 삽입 레지스터(140), 멀티플렉서(170), 에러 로그 레지스터(160), 커맨드 버퍼(180) 및 어드레스 버퍼(180)를 포함할 수 있다.
CPU(110)는 호스트로부터 리퀘스트(REQ) 및 데이터(DTA)를 수신하고, 데이터 데이터(DTA)를 데이터 버퍼(120)에 제공한다. CPU(110)는 데이터 버퍼(120), 테스트 데이터 생성기(130), 에러 삽입 레지스터(140), 멀티플렉서(150), 에러 로그 레지스터(160), 커맨드 버퍼(180) 및 어드레스 버퍼(180)를 제어한다.
데이터 버퍼(120)는 데이터(DTA)를 버퍼링하여 메인 데이터(MD)를 테스트 데이터 생성기(130)와 멀티플렉서(150)에 제공한다. 에러 삽입 레지스터 세트(140)는 반도체 메모리 장치(200)에 제공되는 테스트 데이터(TD)와 관련되는 적어도 하나의 에러 비트를 포함하는 에러 비트 세트를 저장할 수 있다.
테스트 데이터 생성기(130)는 메인 데이터(MD)와 에러 비트 세트(ER_BL)에 기초하여 테스트 데이터(TD)를 생성하고, 테스트 데이터(TD)를 멀티플렉서(170)에 제공한다. 멀티플렉서(170)는 모드 신호(MS)에 응답하여 노멀 모드에서는 메인 데이터(MD)를 선택하여 반도체 메모리 장치(200)에 제공하고 테스트 모드에서는 테스트 데이터(TD)를 선택하여 반도체 메모리 장치(200)에 제공한다.
커맨드 버퍼(180)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 반도체 메모리 장치(200)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(190)는 어드레스(ADDR)를 저장하고 중앙 처리 장치(110)의 제어에 따라 반도체 메모리 장치(200)에 어드레스(ADDR)를 전송할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트를 나타낸다.
도 3을 참조하면, 반도체 메모리 장치(200)에는/각각으로부터는 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL)가 입력/출력된다. 데이터 세트(DQ_BL)는 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(DQ_BL_SG1~DQ_BL_SGk)을 포함할 수 있다. 즉, 반도체 메모리 장치(200)의 메모리 셀 어레이(300)에는 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL)가 저장될 수 있다. 데이터 세트(DQ_BL)는 메인 데이터(MD) 및 테스트 데이터(TD)를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 에러 삽입 레지스터 세트, 데이터 버퍼 및 테스트 데이터 생성기를 나타낸다.
도 4를 참조하면, 에러 삽입 레지스터 세트(140)는 레지스터 기입 회로(150) 및 복수의 에러 삽입 레지스터들(141~14k)을 포함할 수 있다. 데이터 버퍼(120)는 데이터 세트(DQ_BL) 중 반도체 메모리 장치(200)의 버스트 길이에 해당하는 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk)을 각각 저장하는 복수의 데이터 입력 레지스터들(121~12k)을 포함할 수 있다. 데이터 입력 레지스터들(121~12k) 각각은 데이터 세트(DQ_BL) 중 상응하는 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk) 각각을 테스트 데이터 생성기(130)에 제공할 수 있다.
에러 삽입 레지스터들(141~14k) 각각은 데이터 입력 레지스터들(121~12k) 각각에 상응하며, 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk) 각각에 상응하는 제2 단위의 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 각각을 저장할 수 있다. 여기서 제1 단위와 제2 단위는 동일할 수 있다.
레지스터 기입 회로(150)는 CPU(110)의 제어에 따라 에러 삽입 레지스터들(121~12k)에 저장된 제2 데이터 비트들을 제1 로직 레벨(로직 로우 레벨)로 유지하거나, 적어도 하나의 제2 데이터 비트를 제2 로직 레벨(로직 하이 레벨)로 변경시킬 수 있다.
테스트 데이터 생성기(130)는 복수의 배타적 논리합 게이트들(131~13k)을 포함한다. 복수의 배타적 논리합 게이트들(131~13k)은 제1 단위의 제1 데이터 비트들(DQ_BL_SG1~DQ_BL_SGk)과 제2 단위의 제2 데이터 비트들(EB_BL_SG1~EB_BL~SG2) 중에서 상응하는 데이터 비트들에 대하여 배타적 논리합 연산을 수행하여 테스트 데이터(TD_SG1~TD_SGk)를 제공할 수 있다. 테스트 데이터(TD_SG1~TD_SGk)는 테스트 메인 데이터 또는 테스트 패리티 데이터(TPRT)를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290) 및 ECC 회로(400)를 포함할 수 있다.
메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 로우 디코더들(260a~260h)을 포함하고, 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 오토 리프레시 커맨드이거나 셀프 리프레쉬 진입 커맨드인 경우에 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 출력하도록 리프레쉬 카운터(245)를 제어할 수 있다.
제1 내지 제8 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드는 ECC 회로(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 ECC 회로(400)에 제공되고, ECC 엔진(400)은 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 제1 패리티 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 메인 데이터(MD)와 패리티 데이터를 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 노멀 모드의 기입 동작 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 ECC 회로(400)에 제공하고, 테스트 모드의 기입 동작에서는 적어도 하나의 에러 비트를 포함하는 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT) 중 하나를 테스트 데이터로서 ECC 회로(400)에 제공할 수 있다.
ECC 회로(400)는 노멀 모드에서는 제1 커맨드에 수반되는, 노멀 데이터 비트들을 포함하는 메인 데이터(MD)에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 입출력 게이팅 회로(290)를 통하여 타겟 뱅크 어레이의 노멀 셀 영역과 패리티 셀 영역에 각각 기입할 수 있다.
ECC 회로(400)는 테스트 모드에서는 제2 커맨드에 수반되는, 적어도 하나의 에러 비트를 포함하는 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT) 중 하나를 타겟 뱅크 어레이의 노멀 셀 영역과 패리티 셀 영역 중 하나에 기입할 수 있다. 실시예에 있어서, 상기 제2 커맨드는 테스트 모드 레지스터 셋의 설정에 의하여 활성화될 수 있다.
테스트 모드가 제1 서브 테스트 모드를 지정하는 경우, ECC 회로(400)는 테스트 패리티 데이터(TPRT)를 타겟 뱅크 어레이의 패리티 셀 영역에 기입하고, 독출 커맨드에 응답하는 독출 동작에서, 노멀 셀 영역에 저장된 메인 데이터(MD)와 패리티 셀 영역에 저장된 테스트 패리티 데이터(TPRT)를 독출하고, 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 생성하고, 디코딩 결과 데이터(DRD)를 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다.
테스트 모드가 제2 서브 테스트 모드를 지정하는 경우, ECC 회로(400)는 테스트 메인 데이터(TMD)를 타겟 뱅크 어레이의 노멀 셀 영역에 기입하고, 독출 커맨드에 응답하는 독출 동작에서, 노멀 셀 영역에 저장된 테스트 메인 데이터(TMD)와 패리티 셀 영역에 저장된 패리티 데이터(PRT)를 독출하고, 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 생성하고, 디코딩 결과 데이터(DRD)를 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1) 및 ECC 회로(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 동적 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 회로의 예를 나타내는 블록도이다.
도 7을 참조하면, ECC 회로(400a)는 ECC 엔진(410), 디멀티플렉서(471), 멀티플렉서(472) 및 버퍼 회로(490)를 포함할 수 있다.
버퍼 회로(490)는 버퍼들(491, 492, 493, 494)를 포함할 수 있다. 버퍼들(491, 492, 493, 494)은 버퍼 제어 신호(BCTL)에 의하여 제어될 수 있다.
디멀티플렉서(471)는 노멀 모드에서 메인 데이터(MD)를 수신하고, 제1 선택 신호(SS1)에 응답하여 메인 데이터(MD)를 ECC 엔진(410)과 버퍼 회로(490)의 버퍼(491)에 제공할 수 있다. 디멀티플렉서(471)는 노멀 모드에서 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT) 중 하나를 수신할 수 있다. 디멀티플렉서(471)가 테스트 모드에서 테스트 패리티 데이터(TPRT)를 수신하는 경우, 디멀티플렉서(471)는 제1 선택 신호(SS1)에 응답하여 테스트 패리티 데이터(TPRT)를 멀티플렉서(472)에 제공할 수 있다. 디멀티플렉서(471)가 테스트 모드에서 테스트 메인 데이터(TMD)를 수신하는 경우, 디멀티플렉서(471)는 제1 선택 신호(SS1)에 응답하여 테스트 메인 데이터(TMD)를 버퍼 회로(490)의 버퍼(491)에 제공할 수 있다.
ECC 엔진(410)은 노멀 모드에서 메인 데이터(MD)에 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성하고, 패리티 데이터(PRT)를 멀티플렉서(472)에 제공할 수 있다.
멀티플렉서(472)는 제2 선택 신호(SS2)에 응답하여 노멀 모드에서는 패리티 데이터(PRT)를 버퍼 회로(490)의 버퍼(493)에 제공하고, 테스트 모드가 제1 서브 테스트 모드를 지정할 경우에는 테스트 패리티 데이터(TPRT)를 버퍼 회로(490)의 버퍼(493)에 제공할 수 있다.
버퍼 회로(490)는 도 5의 입출력 게이팅 회로(290)에 연결될 수 있다. 버퍼(491)는 노멀 모드에서는 메인 데이터(MD)를 입출력 게이팅 회로(290)에 제공하고, 테스트 모드가 제1 서브 테스트 모드를 지정할 경우에는 테스트 메인 데이터(TMD)를 입출력 게이팅 회로(290)에 제공할 수 있다. 버퍼(492)는 테스트 모드의 제1 서브 테스트 모드에서는 입출력 게이팅 회로(290)로부터 제공되는 메인 데이터(MD)를 ECC 엔진(410)에 제공하고, 테스트 모드의 제2 서브 테스트 모드에서는 입출력 게이팅 회로(290)로부터 제공되는 테스트 메인 데이터(TMD)를 ECC 엔진(410)에 제공할 수 있다.
버퍼(493)는 노멀 모드에서는 멀티플렉서(472)로부터 제공되는 패리티 데이터(PRT)를 입출력 게이팅 회로(290)에 제공하고, 제1 서브 테스트 모드에서는 멀티플렉서(472)로부터 제공되는 테스트 패리티 데이터(TPRT)를 입출력 게이팅 회로(290)에 제공할 수 있다. 버퍼(494)는 제1 서브 테스트 모드에서는 입출력 게이팅 회로(290)로부터 제공되는 테스트 패리티 데이터(TPRT)를 ECC 엔진(410)에 제공하고, 제2 서브 테스트 모드에서는 입출력 게이팅 회로(290)로부터 제공되는 패리티 데이터(PRT)를 ECC 엔진(410)에 제공할 수 있다.
ECC 엔진(410)은 제1 서브 테스트 모드에서는 노멀 셀 어레이로부터 독출된 메인 데이터(MD) 및 리던던시 셀 어레이로부터 독출된 테스트 패리티 데이터(TPRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 생성하고, 데이터 입출력 버퍼(295)를 통하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공할 수 있다. ECC 엔진(410)은 제2 서브 테스트 모드에서는 노멀 셀 어레이로부터 독출된 테스트 메인 데이터(TRMD) 및 리던던시 셀 어레이로부터 독출된 패리티 데이터(PRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 생성하고, 데이터 입출력 버퍼(295)를 통하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공할 수 있다.
제1 서브 테스트 모드에서는 리던던시 셀 어레이로부터 독출된 테스트 패리티 데이터(TPRT)가 적어도 하나의 에러 비트를 포함하고, 제2 서브 테스트 모드에서는 노멀 셀 어레이로부터 독출된 테스트 메인 데이터(TRMD)가 적어도 하나의 에러 비트를 포함하므로, 디코딩 결과 데이터(DRD)는 상기 적어도 하나의 에러 비트에 의한 ECC 디코딩의 결과를 나타낼 수 있다. 또한 상기 적어도 하나의 에러 비트는 사용자의 의도에 따라서 단일 비트 에러, 더블 비트 에러, 심볼 에러 및 데이터 입출력 패드 에러 중 하나를 나타낼 수 있다.
도 7에서 제1 선택 신호(SS1), 제2 선택 신호(SS2) 및 버퍼 제어 신호(BCTL)은 도 5의 제2 제어 신호(CTL2)에 포함될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 ECC 회로에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 8에서는 설명의 편의를 위하여 제1 뱅크 어레이(310)를 함께 도시한다.
도 8을 참조하면, ECC 엔진(410)은 ECC 인코더(420), ECC 디코더(440) 및 ECC 메모리(430)를 포함할 수 있다. ECC 메모리(430)는 ECC(435)를 저장할 수 있다.
ECC 인코더(420)는 ECC 메모리(430)에 연결되고, ECC(455)를 이용하여 노멀 모드에서 제1 뱅크 어레이(310)의 노멀 셀 어레이(NCA)에 저장될 메인 데이터(MD)와 관련된 패리티 데이터(PRT)를 생성할 수 있다. 패리티 데이터(PRT)은 제1 뱅크 어레이(310)의 리던던시 셀 어레이(PCA)에 저장될 수 있다.
제1 서브 테스트 모드에서는 테스트 패리티 데이터(TPRT)가 제1 뱅크 어레이(310)의 리던던시 셀 어레이(PCA)에 저장되고, 제2 서브 테스트 모드에서는 테스트 메인 데이터(TMD)가 1 뱅크 어레이(310)의 리던던시 셀 어레이(PCA)에 저장될 수 있다.
ECC 디코더(440)는 ECC 메모리(430)에 연결되고, 제1 서브 테스트 모드에서는 제1 뱅크 어레이(310)로부터 독출된 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)에 대하여 ECC(435)를 이용하여 ECC 디코딩을 수행하고 디코딩 결과 데이터(DRD)를 생성할 수 있다. ECC 디코더(440)는 제2 서브 테스트 모드에서는 제1 뱅크 어레이(310)로부터 독출된 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)에 대하여 ECC(435)를 이용하여 ECC 디코딩을 수행하고 디코딩 결과 데이터(DRD)를 생성할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 인코더를 나타낸다.
도 9를 참조하면, ECC 인코더(420)는 패리티 생성기(425)를 포함할 수 있다. 패리티 생성기(425)는 복수의 비트들을 포함하는 메인 데이터(MD)와 복수 비트의 베이시트 비트(BB)를 수신하고, XOR 어레이 연산을 이용하여 복수 비트의 패리티 데이터(PRT)을 생성할 수 있다. 베이시트 비트(BB)는 메인 데이터(MD)에 대한 패리티 데이터(PRT)을 발생시키기 위한 비트로서 예를 들어, b'00000000 비트들로 구성될 수 있다. 베이시트 비트(BB)는 b'00000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 10은 본 발명의 실시예들에 따른 따른 도 8의 ECC 엔진에서 ECC 디코더를 나타낸다.
도 10을 참조하면, ECC 디코더(440)는 신드롬 생성 회로(450), 에러 로케이터(460) 및 데이터 정정기(470)를 포함할 수 있다. 신드롬 생성 회로(450)는 체크 비트 생성기(451) 및 신드롬 생성기(453)를 포함할 수 있다.
체크 비트 생성기(451)는 XOR 어레이 연산을 이용하여 제1 서브 테스트 모드에서는 메인 데이터(MD)에 기초하여 체크 비트들(CHB)을 생성하고, 제2 서브 테스트 모드에서는 테스트 메인 데이터(TMD)에 기초하여 체크 비트들(CHB)를 생성한다. 신드롬 생성기(453)는 제1 서브 테스트 모드에서는 테스트 패리티 데이터(TPRT)와 체크 비트들(CHB)의 상승하는 비트들을 비교하고 제2 서브 테스트 모드에서는 패리티 데이터(PRT)와 체크 비트들(CHB)의 상승하는 비트들을 비교하여 신드롬(SDR)을 생성한다.
에러 로케이터(460)는 신드롬(SDR)의 비트들이 모두 제로가 아닌 경우, 신드롬(SDR)을 디코딩하여 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)에 포함되는 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 데이터 정정기(470)에 제공한다.
데이터 정정기(470)는 제1 서브 테스트 모드에서는 메인 데이터(MD)를 수신하고, 제2 서브 테스트 모드에서는 테스트 메인 데이터(TMD)를 수신하고, 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)에 에러 비트가 포함되는 경우, 에러 위치 신호(EPS)에 기초하여 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)에 포함되는 정정 가능한 에러 비트를 정정하여 디코딩 결과 데이터(DRD)를 출력할 수 있다. 데이터 정정기(470)는 ECC(435)를 이용하여 ECC(435)의 정정범위 이내의 에러 비트들만 정정하기 때문에, 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)에 ECC(435)의 정정범위를 초과하는 에러 비트들이 포함되는 경우, 에러 비트들을 정정하지 않고, 디코딩 결과 데이터(DRD)를 출력할 수 있다.
따라서 메모리 컨트롤러(100)는 디코딩 결과 데이터(DRD)를 분석하여, 테스트 패리티 데이터(TPRT) 또는 테스트 메인 데이터(TMD)에 포함되는 의도적인 에러 비트에 의한 ECC 회로(400)에서 출력되는 데이터의 에러 패턴을 파악할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 회로의 다른 예를 나타내는 블록도이다.
도 11을 참조하면, ECC 회로(400b)는 ECC 엔진(410), 디멀티플렉서(471), 멀티플렉서(472), 경로 선택 회로(480), 버퍼 회로(490) 및 스토리지(500)를 포함할 수 있다.
도 11의 ECC 회로(400b)는 경로 선택 회로(480) 및 스토리지(500)를 더 포함하고, 메인 데이터(MD), 패리티 데이터(PRT), 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT)를 메모리 셀 어레이(300)와 스토리지(500) 중 하나에 저장할 수 있다는 점이 도 7의 ECC 회로(400a)와 차이가 있다.
도 11을 참조하면, 경로 선택 회로(480)는 디멀티플렉서들(481, 482) 및 멀티플렉서들(483, 484)를 포함할 수 있다.
디멀티플렉서(481)는 노멀 모드에서는 디멀티플렉서(471)로부터 메인 데이터(MD)를 수신하고, 제2 서브 테스트 모드에서는 디멀티플렉서(471)로부터 테스트 메인 데이터(TMD)를 수신한다. 디멀티플렉서(481)는 제3 선택 신호(SS3)에 응답하여 제1 저장 모드에서는 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)를 버퍼(491)에 제공하고, 제2 저장 모드에서는 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)를 스토리지(500)에 저장한다.
디멀티플렉서(482)는 노멀 모드에서는 멀티플렉서(472)로부터 패리티 데이터(PRT)을 수신하고, 제2 서브 테스트 모드에서는 멀티플렉서(472)로부터 테스트 패리티 데이터(TPRT)를 수신한다. 디멀티플렉서(482)는 제3 선택 신호(SS3)에 응답하여 제1 저장 모드에서는 패리티 데이터(PRT) 또는 테스트 패리티 데이터(TPRT)를 버퍼(493)에 제공하고, 제2 저장 모드에서는 패리티 데이터(PRT) 또는 테스트 패리티 데이터(TPRT)를 스토리지(500)에 저장한다.
스토리지(500)는 제어 신호(SCTL)에 응답하여 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)를 출력하거나 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)를 출력할 수 있다.
멀티플렉서(483)는 제1 저장 모드에서는 버퍼(492)로부터 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)를 수신하고, 제2 저장 모드에서는 스토리지(500)로부터 메인 데이터(MD) 또는 테스트 메인 데이터(TMD)를 수신한다. 멀티플렉서(483)는 제3 선택 신호(SS3)에 응답하여 제1 서브 테스트 모드에서는 메인 데이터(MD)를 ECC 엔진(410)에 제공하고, 제2 서브 테스트 모드에서는 테스트 메인 데이터(MD)를 ECC 엔진(410)에 제공한다.
멀티플렉서(484)는 제1 저장 모드에서는 버퍼(494)로부터 테스트 패리티 데이터(TPRT) 또는 패리티 데이터(TPRT)를 수신하고, 제2 저장 모드에서는 스토리지(500)로부터 테스트 패리티 데이터(TPRT) 또는 패리티 데이터(TPRT)를 수신한다. 멀티플렉서(4834는 제3 선택 신호(SS3)에 응답하여 제1 서브 테스트 모드에서는 테스트 패리티 데이터(TPRT)를 ECC 엔진(410)에 제공하고, 제2 서브 테스트 모드에서는 테스트 패리티 데이터(TPRT)를 ECC 엔진(410)에 제공한다.
ECC 엔진(410)은 제1 서브 테스트 모드에서는 노멀 셀 어레이로부터 독출된 메인 데이터(MD) 및 리던던시 셀 어레이로부터 독출된 테스트 패리티 데이터(TPRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 생성하고, 데이터 입출력 버퍼(295)를 통하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공할 수 있다. ECC 엔진(410)은 제2 서브 테스트 모드에서는 노멀 셀 어레이로부터 독출된 테스트 메인 데이터(TRMD) 및 리던던시 셀 어레이로부터 독출된 패리티 데이터(PRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 생성하고, 데이터 입출력 버퍼(295)를 통하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공할 수 있다.
메인 데이터(MD), 패리티 데이터(PRT), 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT)가 메모리 셀 어레이(300)에 저장되는 경우, 디코딩 결과 데이터(DRD)는 의도적인 에러 비트에 의한 ECC 엔진(410) 및 메모리 셀 어레이(300)에서 발생하는 에러 패턴을 나타낼 수 있다.
메인 데이터(MD), 패리티 데이터(PRT), 테스트 메인 데이터(TMD) 및 테스트 패리티 데이터(TPRT)가 스토리지(500)에 저장되는 경우, 디코딩 결과 데이터(DRD)는 의도적인 에러 비트에 의한 ECC 엔진(410)에서 발생하는 에러 패턴을 나타낼 수 있다.
도 11에서 제1 선택 신호(SS1), 제2 선택 신호(SS2), 제3 선택 신호(SS3), 제어 신호(SCTL) 및 버퍼 제어 신호(BCTL)은 도 5의 제2 제어 신호(CTL2)에 포함될 수 있다.
도 12는 본 발명의 실시예에 따른 도 11의 스토리지를 나타내는 블록도이다.
도 12를 참조하면, 스토리지(500)는 제1 영역(510) 및 제2 영역(520)을 포함할 수 있다.
제1 영역(510)은 노멀 영역이라 호칭될 수 있고, 노멀 모드에서 메인 데이터(MD)가 저장되고, 제1 서브 테스트 모드에서는 메인 데이터(MD)가 독출될 수 있고, 제2 서브 테스트 모드에서는 테스트 메인 데이터(TMD)가 저장되어 독출될 수 있다.
제2 영역(520)는 리던던시 영역이라 호칭될 수 있고, 노멀 모드에서는 패리티 데이터(PRT)가 저장되고, 제1 서브 테스트 모드에서 테스트 패리티 데이터(TPRT)가 저장되어 독출될 수 있고, 제2 서브 테스트 모드에서는 패리티 데이터(PRT)가 독출될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 4의 에러 삽입 레지스터 세트에 저장될 수 있는 제2 데이터 비트들을 나타낸다.
도 13을 참조하면, 에러 삽입 레지스터 세트(140)의 에러 삽입 레지스터들(141~14k)에는 디폴트로 제1 로직 레벨의 제2 데이터 비트들(V)이 저장될 수 있다. 레지스터 기입 회로(150)는 CPU(110)의 제어에 기초하여 제2 데이터 비트들(V) 중 적어도 하나를 제2 로직 레벨로 변경함으로써 다양한 에러 패턴을 나타내는 테스트 데이터 (TD_SG1~TD_SGk)가 반도체 메모리 장치(200)에 제공되도록 할 수 있다.
메모리 컨트롤러(100)는 디코딩 결과 데이터(DCD)의 에러 패턴을 분석하고, 에러 패턴과 관련된 에러 정보를 에러 로그 레지스터(160)에 기록할 수 있다.
도 14 내지 도 16는 본 발명의 실시예들에 따른 도 13의 데이터 삽입 레지스터 세트가 나타낼 수 있는 다양한 에러 패턴들을 나타낸다.
도 14는 단일 비트 에러를 나타낸다.
도 14을 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SGk) 중에서 하나의 비트만이 로직 하이 레벨을 가진다. 따라서 도 14는 단일 비트 에러를 나타냄을 알 수 있다.
도 15는 더블 비트 에러를 나타낸다.
도 15를 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SGk) 중에서 두 개의 비트들이 로직 하이 레벨을 가진다. 따라서 도 15는 더블 비트 에러를 나타냄을 알 수 있다.
도 16은 데이터 입출력 패드와 관련된 에러를 나타낸다.
도 16를 참조하면, 제2 데이터 비트들(EB_BL_SG1~EB_BL~SGk) 중에서 데이터 패드(DQ1)와 관련된 비트들이 모두 로직 하이 레벨을 가진다. 따라서 도 16은 데이터 패드와 관련된 에러를 나타냄을 알 수 있다.
이외에도, 도 13의 에러 삽입 레지스터 세트(140)는 심볼 에러 패턴 등과 같은 다양한 에러 패턴들을 나타낼 수 있다.
도 17은 본 발명의 실시예들에 따른 에러 삽입 테스트 모드에서 반도체 메모리 장치가 수신하는 커맨드 시퀀스를 나타낸다.
도 5 및 도 17을 참조하면, 제1 모드 레지스터 셋 커맨드(MRS1)에 의하여 도 5의 모드 레지스터(212)가 에러 삽입 테스트 진입 모드로 설정된다.
액티브 커맨드(ACT)에 의하여 메모리 셀 어레이(300)의 타겟 워드라인이 활성화되고, 제1 기입 커맨드(WR1, 제1 커맨드)에 수반된 메인 데이터(MD)가 ECC 회로(400)에 제공되어 패리티 데이터(PRT)가 생성되고, 메인 데이터(MD)와 패리티 데이터(PRT)가 타겟 워드라인이 연결된 노멀 셀 영역과 패리티 셀 영역에 각각 기입된다.
제2 기입 커맨드(WR2, 제2 커맨드)에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터(TD)가 ECC 회로(400)에 제공되고, 테스트 데이터(TD)는 타겟 워드라인이 연결된 노멀 셀 영역과 패리티 셀 영역 중 하나에 저장된다.
독출 커맨드(RD)에 응답하여 메인 데이터(MD) 및 패리티 데이터(PRT) 중 하나와 테스트 데이터(TD)가 독출되고, ECC 회로(400)는 메인 데이터(MD) 및 패리티 데이터(PRT) 중 하나와 테스트 데이터(TD)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 제공한다.
제1 구간(INT11)에서의 제1 기입 커맨드(WR1), 제2 기입 커맨드(WR2) 및 독출 커맨드(RD)는 타겟 워드라인에 연결되는 타겟 페이지에 저장되는 하나의 코드워드에 대한 에러 삽입 테스트가 수행되는 것을 나타낼 수 있다.
제2 구간(INT11)에서의 제1 기입 커맨드(WR1), 제2 기입 커맨드(WR2) 및 독출 커맨드(RD)는 타겟 워드라인에 연결되는 타겟 페이지에 저장되는 다른 코드워드에 대한 에러 삽입 테스트가 수행되는 것을 나타낼 수 있다.
코드워드들에 대한 에러 삽입 테스트가 반복되고, 모든 코드워드들에 대한 에러 삽입 테스트가 종료되면, 프리차지 커맨드(PRE)에 응답하여 타겟 워드라인은 프리차지되고, 제2 모드 레지스터 셋 커맨드(MRS2)에 의하여 도 5의 모드 레지스터(212)가 에러 삽입 테스트 탈출 모드로 설정된다.
도 17에서는 도 5의 반도체 메모리 장치(200)의 모드 레지스터(212)를 설정하여 에러 삽입 테스트 모드를 실행하는 것을 설명하였으나, 본 발명의 실시예들에 따르면, 반도체 메모리 장치(200)의 에러 삽입 테스트 모드는 테스트 모드 레지스터 셋(test mode register set, TMRS) 설정 또는 특정한 커맨드 시퀀스를 이용하여 실행될 수 있다.
도 18 내지 도 20은 각각 도 1의 메모리 시스템에서 메모리 컨트롤러와 반도체 메모리 장치 사이에서 데이터가 교환되는 것을 나타낸다.
도 18 내지 도 20을 참조하면, 메모리 셀 어레이(300)의 제1 뱅크 어레이(310)는 노멀 셀 영역(NCA) 및 패리티 셀 영역(PCA)를 포함한다.
도 18 내지 도 20에서는 노멀 셀 영역(NCA) 및 패리티 셀 영역(PCA)에서 워드라인(WLj)에 연결된 메모리 셀들에 데이터가 저장되는 것으로 가정한다.
도 18은 노멀 모드에서 도 1의 메모리 시스템(20)를 나타낸다.
도 18을 참조하면, 에러 삽입 테스트 모드로 진입하고, 노멀 모드에서 제1 커맨드(제1 기입 커맨드)에 수반된 메인 데이터(MD)가 메모리 컨트롤러(100)로부터 제공되면, ECC 회로(400a)는 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성하고, 메인 데이터(MD)와 패리티 데이터(PRT)를 제1 뱅크 어레이(310)의 노멀 셀 영역(NCA)과 패리티 셀 영역(PCA)에 각각 기입(저장)한다.
도 19는 테스트 모드가 제1 서브 테스트 모드를 지정하는 경우에 도 1의 메모리 시스템(20)를 나타낸다.
도 19를 참조하면, 테스트 모드가 제1 서브 테스트 모드를 지정하는 경우에, 메모리 컨트롤러(100)는 적어도 하나의 에러 비트를 포함하는 테스트 패리티 데이터(TPRT)를 반도체 메모리 장치(200)에 전송하고, 반도체 메모리 장치(200)는 메인 데이터(MD)를 수신한 제1 데이터 입출력 패드를 통하여 테스트 패리티 데이터(TPRT)를 수신한다. ECC 회로(400a)는 제2 커맨드(제2 기입 커맨드)에 수반된 테스트 패리티 데이터(TPRT)를 리던던시 영역(PCA)의 패리티 데이터(PRT)가 저장된 메모리 위치에 저장한다.
ECC 회로(400a)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 기초하여 노멀 셀 영역(NCA)과 패리티 셀 영역(PCA) 각각으로부터 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)를 독출하고, 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD1)를 생성하고, 디코딩 결과 데이터(DRD1)를 제1 데이터 입출력 패드를 통하여 메모리 컨트롤러(100)에 전송한다.
메모리 컨트롤러(100)는 디코딩 결과 데이터(DRD1)에 기초하여 패리티 데이터에 에러가 삽입된 경우, ECC 회로(400a)의 코드를 분석하고, 분석된 결과를 외부의 호스트에 제공할 수 있다.
도 20은 테스트 모드가 제2 서브 테스트 모드를 지정하는 경우에 도 1의 메모리 시스템(20)를 나타낸다.
도 20을 참조하면, 테스트 모드가 제2 서브 테스트 모드를 지정하는 경우에, 메모리 컨트롤러(100)는 적어도 하나의 에러 비트를 포함하는 테스트 메인 데이터(TMD)를 반도체 메모리 장치(200)에 전송하고, 반도체 메모리 장치(200)는 메인 데이터(MD)를 수신한 제1 데이터 입출력 패드를 통하여 테스트 메인 데이터(TMD)를 수신한다. ECC 회로(400a)는 제2 커맨드(제2 기입 커맨드)에 수반된 테스트 메인 데이터(TMD)를 노멀 셀 영역(NCA)의 메인 데이터(MD)가 저장된 메모리 위치에 저장한다.
ECC 회로(400a)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 기초하여 노멀 셀 영역(NCA)과 패리티 셀 영역(PCA) 각각으로부터 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)를 독출하고 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD2)를 생성하고, 디코딩 결과 데이터(DRD2)를 제1 데이터 입출력 패드를 통하여 메모리 컨트롤러(100)에 전송한다.
메모리 컨트롤러(100)는 디코딩 결과 데이터(DRD2)에 기초하여 메인 데이터에 에러가 삽입된 경우, ECC 회로(400a)의 코드를 분석하고, 분석된 결과를 외부의 호스트에 제공할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 및 도 5 내지 도 21을 참조하면, 본 발명의 실시예들에 따른 노멀 셀 영역(NCA)과 패리티 셀 영역(PCA)을 포함하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치의 동작 방법에서는 반도체 메모리 장치(200)가 메모리 컨트롤러(100)로부터 제1 커맨드에 수반하여 노멀 비트들을 포함하는 메인 데이터(MD)를 수신한다. 반도체 메모리 장치(200)의 ECC 회로(400a)는 메인 데이터(MD)에 기초하여(메인 데이터(MD)에 ECC 인코딩을 수행하여) 패리티 데이터(PRT)를 생성한다(S110).
ECC 회로(400a)는 메인 데이터(MD)와 패리티 데이터(PRT)를 노멀 셀 영역(NCA)과 패리티 셀 영역(PCA)에 각각 저장(기입)한다(S120).
제어 로직 회로(210)는 테스트 모드가 제1 서브 테스트 모드를 지정하는지 제2 서브 테스트 모드를 지정하는지를 판단한다(S130).
테스트 모드가 제1 서브 테스트 모드를 지정하는 경우, ECC 회로(400a)는 메모리 컨트롤러(100)로부터 적어도 하나의 에러 비트를 포함하는 테스트 패리티 데이터(TPRT)를 메인 데이터(MD)를 수신한 제1 입출력 패드를 통하여 수신한다(S140). ECC 회로(400a)는 테스트 패리티 데이터(TPRT)를 패리티 셀 영역(PCA)의 패리티 데이터(PRT)가 저장된 메모리 위치에 저장한다(S150). ECC 회로(400a)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 응답하여 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)를 독출하고, 메인 데이터(MD)와 테스트 패리티 데이터(TPRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 전송한다(S160).
테스트 모드가 제2 서브 테스트 모드를 지정하는 경우, ECC 회로(400a)는 메모리 컨트롤러(100)로부터 적어도 하나의 에러 비트를 포함하는 테스트 메인 데이터(TMD)를 메인 데이터(MD)를 수신한 제1 입출력 패드를 통하여 수신한다(S170). ECC 회로(400a)는 테스트 메인 데이터(TMD)를 노멀 셀 영역(NCA)의 메인 데이터(MD)가 저장된 메모리 위치에 저장한다(S180). ECC 회로(400a)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 응답하여 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)를 독출하고, 테스트 메인 데이터(TMD)와 패리티 데이터(PRT)에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터(DRD)를 메모리 컨트롤러(100)에 전송한다(S190).
따라서 본 발명의 실시예들에 따른 메모리 시스템에서 반도체 메모리 장치의 ECC 회로는 에러 삽입 테스트 모드에서 메인 데이터 및 패리티 데이터 중 하나에 에러 비트들을 삽입하고 에러 비트가 삽입된 데이터에 기초하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 메모리 컨트롤러에 전송한다. 메모리 컨트롤러는 디코딩 결과 데이터에 기초하여 메인 데이터 또는 패리티 데이터에 다양한 에러 패턴이 구현된 경우에 ECC를 분석할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 22를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(611) 및 그룹 다이들(620)을 포함할 수 있다.
상기 제2 그룹 다이(620)는 버퍼 다이(611)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p, p는 4 이상의 자연수)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 각각은 노멀 셀 영역과 패리티 셀 영역을 구비하며 데이터를 저장하는 셀 코어(621) 및 버퍼 다이(611)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 회로(622)를 포함할 수 있다. 셀 코어 ECC 회로(622)는 도 7의 ECC 회로(400a) 또는 도 11의 ECC 회로(400b)를 채용할 수 있다.
셀 코어 ECC 회로(622)는 에러 삽입 테스트 모드에서 메인 데이터 및 패리티 데이터 중 하나에 에러 비트들을 삽입하고 에러 비트가 삽입된 데이터에 기초하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 메모리 컨트롤러(100)에 전송한다. 메모리 컨트롤러(100)는 디코딩 결과 데이터에 기초하여 메인 데이터 또는 패리티 데이터에 다양한 에러 패턴이 구현된 경우에 ECC를 분석할 수 있다.
버퍼 다이(611)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이1터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 회로(612)을 포함할 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
셀 코어 ECC 회로(622)는 전송 데이터가 전송되기 이전에 메모리 다이(620-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다. 전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(611)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 회로(622)는 데이터 TSV 라인 그룹(632)을 통해 전송 데이터를 출력한다. 또한, 셀 코어 ECC 회로(622)는 패리티 TSV 라인 그룹(634)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 셀 코어 ECC 회로(622)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 회로(612)는 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 비아 ECC 회로(612)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 비아 ECC 회로(612)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 22에서와 같이 메모리 다이에는 셀 코어 ECC 회로를 설치하고, 버퍼 다이에는 비아 ECC 회로를 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다.
도 23은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 23을 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 패키지 기판(940)은 솔더볼들(950) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이 및 ECC 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치가 ECC 회로를 포함하고, ECC 회로는 에러 삽입 테스트 모드에서 메인 데이터 및 패리티 데이터 중 하나에 에러 비트들을 삽입하고 에러 비트가 삽입된 데이터에 기초하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 메모리 컨트롤러에 전송한다. 메모리 컨트롤러는 디코딩 결과 데이터에 기초하여 메인 데이터 또는 패리티 데이터에 다양한 에러 패턴이 구현된 경우에 ECC를 분석할 수 있다.
본 발명은 복수의 휘발성 메모리 셀들과 ECC 회로를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 노멀 셀 영역과 패리티 셀 영역으로 구분되며 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;
    에러 정정 코드(error correction code, 이하 'ECC') 회로; 및
    상기 ECC 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 ECC 회로는 노멀 모드에서 외부 장치로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 노멀 셀 영역과 상기 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 상기 외부 장치로부터 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 노멀 셀 영역 및 상기 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 ECC 회로는 상기 메인 데이터와 상기 테스트 데이터를 동일한 데이터 입출력 패드를 통하여 수신하고,
    상기 테스트 모드가 제1 서브 테스트 모드를 지시하는 경우,
    상기 ECC 회로는 상기 적어도 하나의 에러 비트가 포함된 테스트 패리티 데이터를 상기 테스트 데이터로서 수신하고, 상기 테스트 패리티 데이터를 상기 패리티 셀 영역의 상기 패리티 데이터가 저장된 메모리 위치에 저장하고, 상기 독출 커맨드에 기초하여 상기 메인 데이터와 상기 테스트 패리티 데이터를 독출하고, 상기 메인 데이터와 상기 테스트 패리티 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 출력하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 ECC 회로는 상기 메인 데이터와 상기 테스트 데이터를 동일한 데이터 입출력 패드를 통하여 수신하고,
    상기 테스트 모드가 제2 서브 테스트 모드를 지시하는 경우,
    상기 ECC 회로는 상기 적어도 하나의 에러 비트가 포함된 테스트 메인 데이터를 상기 테스트 데이터로서 수신하고, 상기 테스트 메인 데이터를 상기 노멀 셀 영역의 상기 메인 데이터가 저장된 메모리 위치에 저장하고, 상기 독출 커맨드에 기초하여 상기 테스트 메인 데이터와 상기 패리티 데이터를 독출하고, 상기 테스트 메인 데이터와 상기 패리티 데이터 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 출력하고,
    상기 적어도 하나의 에러 비트는 단일 비트 에러, 더블 비트 에러, 심볼 에러 및 데이터 입출력 패드 에러 중 하나를 나타내는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 테스트 모드는 상기 메모리 컨트롤러로부터의 모드 레지스터 셋 커맨드, 테스트 모드 레지스트 셋 커맨드 및 특정한 커맨드 시퀀스에 의하여 설정되는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 ECC 회로는
    상기 노멀 모드에서는 상기 ECC 인코딩을 수행하여 상기 패리티 데이터를 생성하고 및 상기 테스트 모드에서는 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 생성하는 ECC 엔진;
    제1 선택 신호에 응답하여 상기 노멀 모드에서는 상기 메인 데이터를 상기 ECC 엔진에 제공하고, 상기 테스트 모드에서는 상기 적어도 하나의 에러 비트를 포함하는 테스트 메인 데이터 및 상기 적어도 하나의 에러 비트를 포함하는 테스트 패리티 데이터 중 하나를 선택하는 멀티플렉서;
    제2 선택 신호에 응답하여 상기 패리티 데이터와 상기 테스트 패리티 데이터 중 하나를 선택하는 디멀티플렉서; 및
    상기 노멀 모드에서는 상기 메인 데이터와 상기 패리티 데이터를 상기 메모리 셀 어레이에 제공하고, 상기 테스트 모드에서는 상기 테스트 메인 데이터와 상기 테스트 패리티 데이터 중 하나를 상기 메모리 셀 어레이에 제공하는 버퍼 회로를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 ECC 엔진은
    상기 테스트 모드가 제1 서브 테스트 모드를 지시하는 경우, 상기 메인 데이터와 상기 테스트 패리티 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 출력하고,
    상기 테스트 모드가 제2 서브 테스트 모드를 지시하는 경우, 상기 테스트 메인 데이터와 상기 패리티 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 출력하고,
    상기 ECC 엔진은
    ECC를 저장하는 메모리;
    상기 ECC에 연결되고, 상기 메인 데이터에 기초하여 상기 패리티 데이터를 생성하는 ECC 인코더; 및
    상기 ECC에 연결되고, 상기 테스트 모드가 제1 서브 테스트 모드를 지시하는 경우, 상기 메인 데이터와 상기 테스트 패리티 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 생성하고, 상기 테스트 모드가 제2 서브 테스트 모드를 지시하는 경우, 상기 테스트 메인 데이터와 상기 패리티 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 디코딩 결과 데이터를 생성하는 ECC 디코더를 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    적어도 하나의 버퍼 다이;
    상기 적어도 하나의 버퍼 다이 상에 적층되는 복수의 메모리 다이들' 및
    상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 메모리 다이들 각각은 상기 메모리 셀 어레이 및 상기 ECC 회로를 포함하는 반도체 메모리 장치.
  8. 노멀 셀 영역과 패리티 셀 영역으로 구분되며, 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
    스토리지를 구비하는 에러 정정 코드(error correction code, 이하 'ECC') 회로; 및
    상기 ECC 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 ECC 회로는 노멀 모드에서 외부 장치로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 스토리지 및 상기 메모리 셀 어레이 중 선택된 하나에 저장하고, 테스트 모드에서 상기 외부 장치로부터 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 선택된 하나에 저장하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공하는 반도체 메모리 장치.
  9. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    노멀 셀 영역과 패리티 셀 영역으로 구분되며, 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code, 이하 'ECC') 회로; 및
    상기 ECC 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 ECC 회로는 노멀 모드에서 상기 메모리 컨트롤러로부터 제1 커맨드에 수반된, 노멀 데이터 비트들을 구비하는 메인 데이터를 수신하고, 상기 메인 데이터에 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 상기 노멀 셀 영역과 상기 패리티 셀 영역에 각각 기입하고, 테스트 모드에서 상기 메모리 컨트롤러부터의 제2 커맨드에 수반된 적어도 하나의 에러 비트를 포함하는 테스트 데이터를 수신하고, 상기 테스트 데이터를 상기 노멀 셀 영역 및 상기 패리티 셀 영역 중 하나에 기입하고, 독출 커맨드에 응답하여 상기 메인 데이터 및 상기 패리티 데이터 중 하나와 상기 테스트 데이터에 대하여 ECC 디코딩을 수행하여 디코딩 결과 데이터를 상기 외부 장치에 제공하는 메모리 시스템.
  10. 제9항에 있어서, 상기 메모리 컨트롤러는
    상기 반도체 메모리 장치에 제공되는 데이터 세트와 관련된 적어도 하나의 에러 비트를 포함하는 에러 비트 세트가 저장되는 에러 삽입 레지스터 세트;
    상기 반도체 메모리 장치에 제공되는 상기 메인 데이터가 저장되는 데이터 버퍼;
    상기 데이터 세트와 상기 에러 비트 세트에 기초하여 상기 반도체 메모리 장치에 제공되는 테스트 데이터를 생성하는 테스트 데이터 생성기;
    모드 신호에 기초하여 상기 메인 데이터 및 상기 테스트 데이터를 선택하는 멀티플렉서;
    에러 로그 레지스터; 및
    상기 에러 삽입 레지스터 세트, 상기 데이터 버퍼, 상기 테스트 데이터 생성기를 제어하는 중앙 처리 장치(CPU)를 포함하고,
    상기 CPU는 상기 디코딩 결과 데이터를 분석하여 상기 적어도 하나의 에러 패턴에 의한 에러 정보를 상기 에러 로그 레지스터에 기록하는 메모리 시스템.
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