JP2015056061A - 擬似故障発生装置 - Google Patents

Abstract

【課題】検査対象回路に疑似故障を自由に注入することができる擬似故障発生装置を提供することである。【解決手段】実施の形態の擬似故障発生装置は、ヘッダ部及びデータ部を有する故障注入情報と、故障注入情報を記憶する記憶部と、検査対象回路に所定の経路に接続され、所定の経路に疑似故障を注入する少なくとも１つ以上の故障注入回路とを有する。ヘッダ部は、少なくとも１つ以上の故障注入回路の１つを指定するポートと、データ部を指定するためのアドレスとを有する。データ部は、疑似故障を注入するための注入条件と、疑似故障を注入するための故障注入データとを有する。故障注入回路は、注入条件及び故障注入データに基づいて、検査対象回路の所定の経路に疑似故障を注入する。【選択図】図１

Description

本発明の実施の形態は、擬似故障発生装置に関する。

従来、ＬＳＩ等の検査対象回路に疑似的な故障（以下、疑似故障という）を発生させて注入する疑似故障発生装置が知られている。ユーザは、疑似故障発生装置を用いて検査対象回路に疑似故障を注入することで、検査対象回路に故障が発生した際の動作を確認することができる。このような疑似故障発生装置は通常、疑似故障を発生させる複数のポイントのうち１つを選択し、疑似故障を注入するようになっている。

しかしながら、このような擬似故障発生装置は、故障検出回路（たとえば、メモリのECC回路）の診断を目的としており、ＬＳＩの実装面積や動作周波数の制約のために、擬似故障を注入可能な回路がメモリ等の一部の回路に限定され、疑似故障を発生させるタイミングを制御することが非常に難しかった。このため、従来の擬似故障発生装置は、疑似故障を注入したときのシステムの動作検証を十分に実施することができなかった。

また、疑似故障を発生させるタイミングを制御し、疑似故障を注入したときの動作検証を十分に実施するためには、例えば、ソフトウェアの変更が必要であったり、ハードウェアを停止させたりする必要があり、システムの動作に影響を与えてしまう。

さらに、従来の疑似故障発生装置は、疑似故障を注入する条件が一定であったり、注入する疑似故障の種類が一定であったりして、検査対象回路に疑似故障を自由に注入することができなかった。

特開２０１０−２１１３４４号公報 特表２０１０−５０７１７０号公報

本発明の実施の形態の課題は、検査対象回路に疑似故障を自由に注入することができる擬似故障発生装置を提供することである。

実施の形態の擬似故障発生装置は、ヘッダ部及びデータ部を有する故障注入情報と、故障注入情報を記憶する記憶部と、検査対象回路に所定の経路に接続され、所定の経路に疑似故障を注入する少なくとも１つ以上の故障注入回路とを有する。ヘッダ部は、少なくとも１つ以上の故障注入回路の１つを指定するポートと、データ部を指定するためのアドレスとを有する。データ部は、疑似故障を注入するための注入条件と、疑似故障を注入するための故障注入データとを有する。故障注入回路は、注入条件及び故障注入データに基づいて、検査対象回路の所定の経路に疑似故障を注入する。

本実施の形態に係る疑似故障発生装置を備える疑似故障発生システムの構成を示す図である。 故障注入情報４のデータ構造を説明するための図である。 ステータス部の構成について説明するための図である。 故障発生回路６の他の構成の例を説明するための図である。 故障発生回路６の他の構成の例を説明するための図である。 故障注入回路１５と検査対象回路７との接続関係について説明するための図である。 故障注入回路１５の詳細な構成を説明するための図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本実施の形態に係る疑似故障発生装置を備える疑似故障発生システム１００の構成を示す図である。
疑似故障発生システム１００は、電子回路装置１と、電子回路装置１に接続されたパーソナルコンピュータ（以下、ＰＣという）２と、ＰＣ２に接続された記憶装置３とを有して構成されている。記憶装置３には、疑似故障を注入するための情報が記述された故障注入情報４が記憶されている。

電子回路装置１は、回路の構成を再構成可能なＦＰＧＡ（Field Programmable Gate Array）で構成されており、インターフェース部５と、故障発生回路６と、検査対象回路７とを備えている。インターフェース部５はＰＣ２と接続されるＰＣインターフェース８を有し、検査対象回路７はＭＰＵ９を有している。

疑似故障発生装置としての故障発生回路６は、ＳＲＡＭ１０と、複数のレジスタ１１ａ、１１ｂ、１１ｃ、・・・、により構成されるレジスタ部１１と、バス１２と、少なくとも１つ以上（図１の例では２つ）の転送回路１３ａ、１３ｂと、少なくとも１つ以上（図１の例では２つ）の中継回路１４ａ、１４ｂと、少なくとも１つ以上（図１の例では３つ）の故障注入回路１５ａ、１５ｂ、１５ｃとを有して構成されている。以下の説明では、各回路の１つまたは全てを示す場合、単に転送回路１３、中継回路１４および故障注入回路１５という。

ユーザは、ＰＣ２を操作すると、記憶装置３に記憶されている故障注入情報４が読み出され、電子回路装置１に送信される。送信された故障注入情報４は、ＰＣインターフェース８を介して故障発生回路６の記憶部としてのＳＲＡＭ１０に格納される。故障発生回路６は、格納された故障注入情報４に基づいて疑似故障を生成し、ＭＰＵ９に注入する。また、故障発生回路６は、疑似故障を注入した実行結果をＳＲＡＭ１０の所定の領域に記憶する。

ここで、図２の故障注入情報４のデータ構造について説明する。
故障注入情報４は、少なくとも１つ以上（図２の例では３つ）のヘッダ部２１ａ、２１ｂ、２１ｃを有するヘッダ領域２０と、少なくとも１つ以上（図２の例では３つ）のデータ部２３ａ、２３ｂ、２３ｃを有するデータ領域２２とから構成されている。データ部２３ａ、２３ｂ、２３ｃは、それぞれヘッダ部２１ａ、２１ｂ、２１ｃに対応付けられている。以下の説明では、各部の１つまたは全てを示す場合、単にヘッダ部２１、データ部２３という。本実施の形態では、１つのヘッダ部２１ａと、これに対応付けられている１つのデータ部２３ａとをディスクリプタと呼ぶ。すなわち、故障注入情報４は、１つ以上のディスクリプタがチェイン形式（または、循環バッファ形式）で構成されている。

各データ部２３は、少なくとも１つ以上（図２の例では２つ）の故障注入制御指令２４ａ、２４ｂを有している。以下の説明では、故障注入制御指令の１つまたは全てを示す場合、単に故障注入制御指令２４という。各故障注入制御指令２４は、故障注入回路１５が処理する最少単位であり、故障注入条件指令２５と、故障注入動作指令２６とから構成されている。

各ヘッダ部２１は、ＮＰフィールド２７、Portフィールド２８、Lengthフィールド２９、Controlフィールド３０、Sequenceフィールド３１、及び、ＤＰフィールド３２から構成されている。Controlフィールド３０は、Feedbackフィールド３３、Interruptフィールド３４、及び、Feedback Interruptフィールド３５から構成されている。

ＮＰフィールド２７には、次のディスクリプタへのポインタを指定するための情報が格納される。このＮＰフィールド２７のビットが０の場合、次のディスクリプタが存在しないことを示す。図２の例では、ヘッダ部２１ｃのＮＰフィールのビットが０となる。最初のディスクリプタへのポインタを示す情報は、例えばレジスタ１１ａに格納される。

Portフィールド２８には、故障注入回路１５のポート番号を指定するための情報が格納される。このPortフィールド２８が参照されることにより、そのディスクリプタが故障注入回路１５のいれずれかに転送されることになる。

Lengthフィールド２９には、データ部２３の転送バイト数を示す情報が格納される。この転送バイト数は、例えば４の倍数とする。
Sequenceフィールド３１には、ステータス部（ＳＲＡＭ１０の所定領域）に書き戻すシーケンス番号を示す情報が格納される。
ＤＰフィールド３２には、対応するデータ部２３へのポインタを指定するための情報が格納される。例えば、ヘッダ部２１ａのＤＰフィールド３２には、対応するデータ部２３ａへのポインタを指定するための情報が格納されている。

Controlフィールド３０のFeedbackフィールド３３には、ステータス部を更新するための情報が格納される。例えば、ステータス部の更新時には、Feedbackフィールド３３のビットが１となる。Interruptフィールド３４には、対応するデータ部２３の転送が完了したときに割り込みを生成するための情報が格納される。また、Feedback Interruptフィールド３５には、ステータス部の更新時（Feedbackフィールド３３のビットが１）に割り込みを生成するための情報が格納される。
このような故障注入情報４は、バス１２を介して転送回路１３に入力される。

転送回路１３は、入力された故障注入情報４のディスクリプタ（ヘッダ部２１及びデータ部２３）を読み出し、中継回路１４を介して故障注入回路１５に転送する。このとき、転送回路１３ａ及び１３ｂは、ヘッダ部２１に含まれる故障注入回路１５のポート番号を指定するPortフィールド２８を参照し、指定された故障注入回路１５にディスクリプタを転送する。すなわち、Port２８が故障注入回路１５ｃのポート番号を指定している場合、転送回路１３ａが、そのディスクリプタを、中継回路１４ａ及び１４ｂを介して故障注入回路１５ｃに転送する。

中継回路１４は、１つの上位ポートと、少なくとも１つ以上（例えば、最大で４つ）の下位ポートとを有し、上位ポートから転送されたディスクリプタを下位ポートの１つに転送する。上位ポートは、転送回路１３側であり、下位ポートは、故障注入回路１５側である。図１の例では、中継回路１４ａは、転送回路１３ａに接続される１つの上位ポートと、中継回路１４ｂ、故障注入回路１５ａ及び１５ｂに接続される３つの下位ポートを有している。

また、中継回路１４は、下位ポートから転送されたステータス情報（疑似故障を注入した実行結果）を上位ポートへ転送する。すなわち、故障注入回路１５ａから中継回路１４ａに転送されたステータス情報は、上位ポートである転送回路１３ａに転送される。転送回路１３ａは、このステータス情報をバス１２を介してＳＲＡＭ１０に転送する。ステータス情報は、ＳＲＡＭ１０に設けられたステータス部に記憶される。

故障注入回路１５は、ＭＰＵ９に接続されている。なお、図１では、故障注入回路１５ａのみがＭＰＵ９に接続されているが、故障注入回路１５ｂ及び１５ｃも同様にＭＰＵ９に接続されている。故障注入回路１５は、転送されたディスクリプタに基づいて、ＭＰＵ９からの信号を監視し、所定の条件に合致すると、ＭＰＵ９に疑似故障を注入する。そして、故障注入回路１５は、疑似故障を注入した実行結果であるステータス情報を、中継回路１４を介して転送回路１３に転送する。

ここで、図３のステータス部の構成について説明する。
ステータス部３６は、疑似故障を注入した実行結果であるステータス情報を格納する領域である。ステータス情報は、疑似故障を注入した故障注入回路１５のポート番号の情報が格納されたPortフィールド、注入した疑似故障の種類等の情報が格納されたStatusフィールド、ステータス部３６に書き戻すシーケンス番号の情報が格納されたSequenceフィールド、及び、時間情報が格納されたTimestampフィールドから主に構成されている。Sequenceフィールドには、ヘッダ部２１のSequenceフィールド３１の情報が格納される。

ステータス部３６は、転送回路１３毎にＳＲＡＭ１０に確保される。すなわち、転送回路１３の数に応じて、少なくとも１つ以上のステータス部３６がＳＲＡＭ１０に確保される。

ＳＲＡＭ１０に確保されたステータス部３６の先頭アドレスが、例えばレジスタ１１ｂに格納され、ステータス部３６のサイズが、例えばレジスタ１１ｃに格納される。なお、２つ以上のステータス部３６がＳＲＡＭ１０に確保された場合、レジスタ部１１の他のレジスタに先頭アドレス及びサイズの情報が格納される。

故障注入回路１５からステータス情報が転送され、ステータス部３６の更新を行う際に、ステータス情報の更新アドレスがステータス部３６の最終アドレスに達した場合、動作を止める、あるいは、ステータス部３６の最初のアドレスに戻って、更新を継続、すなわち、ステータス情報を上書きするようにする。

なお、故障発生回路６は、図1の構成に限定されるものではない。図４及び図５は、故障発生回路６の他の構成の例を説明するための図である。
図４の故障発生回路６ａは、図１の故障発生回路６に対して、１つの転送回路１３ａで構成されている。このように、転送回路１３ａが１つの場合、図１のバス１２を設けなくてもよい。すなわち、ＳＲＡＭ１０と転送回路１３ａとを直接接続する。この場合、転送回路１３ａは、ＳＲＡＭ１０に記憶されている故障注入情報４のディスクリプタを読み出し、中継回路１４を介して故障注入回路１５に転送する。

また、図５の故障発生回路６ｂは、図４の故障発生回路６ａに対して、１つの故障注入回路１５ａで構成されている。このように、故障注入回路１５ａが１つの場合、図４の中継回路１４を設けなくてもよい。すなわち、転送回路１３ａと故障注入回路１５ａとを直接接続する。この場合、転送回路１３ａは、ＳＲＡＭ１０に記憶された故障注入情報４のディスクリプタを読み出し、故障注入回路１５ａに転送する。

なお、図１、図４及び図５のＳＲＡＭ１０をＰＣ２に設ける構成にしてもよい。この場合、記憶装置３から読み出された故障注入情報４は、ＰＣ２に設けられたＳＲＡＭ１０に格納される。その後、故障注入情報４は、ＰＣインターフェース８、バス１２、転送回路１３に転送され、中継回路１４を介して、故障注入情報４で指定された故障注入回路１５に転送される。

次に、故障注入回路１５と検査対象回路７との接続関係について説明する。図６は、故障注入回路１５と検査対象回路７との接続関係について説明するための図である。
検査対象回路７のＭＰＵ９は、複数のフィリップフロップ（以下、ＦＦという）４０ａ〜４０ｃ、４３ａ〜４３ｃ、及び、複数の組み合わせ回路４１ａ〜４１ｃ、４２ａ〜４２ｃを有している。なお、フリップフロップの代わりに、例えば入力端子または出力端子でもよい。

ＦＦ４０ａを出力端子は、組み合わせ回路４１ａの入力端子に接続されている。また、組み合わせ回路４１ａの出力端子は、組み合わせ回路４２ａの入力端子に接続され、組み合わせ回路４２ａの出力端子は、ＦＦ４３ａの入力端子に接続されている。そして、組み合わせ回路４１ａ及び４２ａの間に、信号監視ポイント４４ａ及び故障注入ポイント４５ａが設けられている。なお、組合せ回路の構成は任意であり、故障注入ポイントおよび故障注入ポイントの位置も任意である。

同様に、ＦＦ４０ｂ、組み合わせ回路４１ｂ、組み合わせ回路４２ｂ、及び、ＦＦ４３ｂが接続され、ＦＦ４０ｃ、組み合わせ回路４１ｃ、組み合わせ回路４２ｃ、及び、ＦＦ４３ｃが接続されている。組み合わせ回路４１ｂ及び４２ｂの間に、信号監視ポイント４４ｂ及び故障注入ポイント４５ｂが設けられ、組み合わせ回路４１ｃ及び４２ｃの間に、信号監視ポイント４４ｃ及び故障注入ポイント４５ｃが設けられている。なお、以下の説明では、各ポイントの１つまたは全てを示す場合、単に信号監視ポイント４４、故障注入ポイント４５という。

故障注入回路１５ａは、信号監視ポイント４４ａの信号（組み合わせ回路４１ａからの出力信号）を監視し、故障注入ポイント４５ａに疑似故障を注入する。また、故障注入回路１５ａは、信号監視ポイント４４ｂの信号（組み合わせ回路４１ｂからの出力信号）を監視し、故障注入ポイント４５ｂに疑似故障を注入する。

なお、信号監視ポイント４４ａ及び４４ｂと、故障注入ポイント４５ａ及び４５ｂの関係は、上述した関係に限定されるものではない。例えば、故障注入回路１５ａは、信号監視ポイント４４ｂの信号を監視し、故障注入ポイント４５ａに疑似故障を注入したり、信号監視ポイント４４ａの信号を監視し、故障注入ポイント４５ｂに疑似故障を注入したりするようにしてもよい。あるいは、故障注入回路１５ａは、信号監視ポイント４４ａまたは４４ｂの信号を監視し、故障注入ポイント４５ａ及び４５ｂに同時に疑似故障を注入するようにしてもよい。

また、故障注入回路１５ｂは、信号監視ポイント４４ｂの信号と、信号監視ポイント４４ｃの信号（組み合わせ回路４１ｃからの出力信号）とを監視し、故障注入ポイント４５ｃに疑似故障を注入する。
このように、故障注入回路１５は、１つ以上の信号監視ポイント４４の信号を監視しながら、１つ以上の故障注入ポイント４５に疑似故障を注入することができる。

なお、図示を省略しているが、故障注入回路１５ｃも故障注入回路１５ａ及び１５ｂと同様に、ＭＰＵ９からの信号を監視し、図示しない１つ以上の故障注入ポイントに疑似故障を注入することができる。

本実施の形態では、電子回路装置１がＦＰＧＡで構成されているため、信号監視ポイント及び故障注入ポインの追加や変更を容易に行うことができる。

ここで、図７の故障注入回路１５の詳細な構成について説明する。
故障注入回路１５は、ＦＩＦＯ５０と、比較器５１を有する監視回路５２と、注入回路５３とから構成されている。ディスクリプタ（ヘッダ部２１及びデータ部２３）は、ＦＩＦＯ５０に保持される。そして、データ部２３の故障注入制御指令２４に含まれる故障注入条件指令２５が監視回路５２に入力され、故障注入動作指令２６が注入回路５３に入力される。さらに、ヘッダ部２１のControlフィールド３０が故障注入動作指令２６の一部として注入回路５３に入力される。

故障注入条件指令２５は、疑似故障の注入条件が格納されたVALUEフィールド５４及びMASKフィールド５５を備えている。VALUEフィールド５４には、監視信号と比較するためのデータ（値）が格納されており、MASKフィールド５５には、監視信号をマスクするためのデータが格納されている。例えば、図６の故障注入回路１５ａは、複数の信号監視ポイント４４ａ及び４４ｂの監視信号が入力される。そのため、MASKフィールド５５には、信号監視ポイント４４ａの監視信号とVALUEフィールド５４の値とを比較する際の、信号監視ポイント４４ｂの監視信号をマスクするための情報が格納される。

比較器５１には、VALUEフィールド５４及びMASKフィールド５５からの情報（疑似故障の注入条件）と、信号監視ポイント４４の監視信号とが入力される。比較器５１は、疑似故障の注入条件と監視信号とが一致しているか否かを判定し、その判定結果を注入回路５３に出力する。より具体的には、比較器５１は、信号監視ポイント４４の監視信号とMASKフィールド５５の論理積の結果と、VALUEフィールド54とMASKフィールド55の論理積の結果が一致しているか否かを判定し、その判定結果を注入回路５３に出力する。

注入回路５３の故障注入動作指令２６は、VALUEフィールド５６及びACTIONフィールド５７を備えている。VALUEフィールド５６には、疑似故障の注入用のデータが格納され、ACTIONフィールド５７には、注入する疑似故障の種類の情報が格納されている。疑似故障の種類は、一時故障５８及び固定故障５９等である。例えば、ACTIONフィールド５７には、一時故障５８としてVALUEフィールド56のうち1が指定されたビットのみ０または1、もしくは監視信号の値を反転した値を注入する、一時故障としてVALUEフィールド５６の値を注入する、固定故障としてVALUEフィールド５６のうち1が指定されたビットのみ０または1、もしくは監視信号の値を反転した値を注入する、固定故障としてVALUEフィールド５６の値を注入する等の情報が格納されている。

一時故障５８は、故障注入回路１５のクロックの１サイクル期間だけ、故障注入ポイント４５に疑似故障を注入するものである。また、固定故障５９は、永続的に故障注入ポイント４５に疑似故障を注入するものである。なお、固定故障５９には、永続的な故障の他に、一過性及び間欠性の故障がある。一過性の故障は、ＦＦやメモリに対して固定故障を注入し、注入した箇所の更新を監視し、その後固定故障をクリアするものである。また、間欠性の故障は、固定故障を注入後、タイマ等を用いて固定故障をクリアするものである。

注入回路５３は、疑似故障の注入条件と監視信号とが一致しているとの判定結果が入力された場合、VALUEフィールド５６及びACTIONフィールド５７の情報に応じて、疑似故障を故障注入ポイント４５に注入する。また、注入回路５３は、疑似故障を注入した際に、Controlフィールド３０の情報に基づいて、ステータス情報を生成し、ＳＲＡＭ１０のステータス部３６に転送する。

複数の故障注入制御指令２４ａ、２４ｂ、・・・が含まれる場合、故障注入回路１５は、最初の故障注入制御指令２４ａを実行すると、その故障注入制御指令２４ａを破棄し、次の故障注入制御指令２４ｂをＦＩＦＯ５０から読み出し、注入条件の判定及び疑似故障の注入を行う。

次に、本実施の形態の疑似故障発生装置の動作について説明する。
ユーザがＰＣを操作し、記憶装置に記憶されている故障注入情報４を読み出し、電子回路装置１に送信すると、故障注入情報４は、ＰＣインターフェース８介してＳＲＡＭ１０に送信される。このとき、故障注入情報４の最初のディスクリプタのアドレスがレジスタ１１ａに書き込まれる。

レジスタ１１ａにアドレスが書き込まれると、転送回路１３が例えばＤＭＡを開始し、故障注入情報４のディスクリプタ（ヘッダ部２１及びデータ部２３）がバス１２を介して転送回路１３に転送される。転送回路１３では、ヘッダ部２１のPortフィールド２８を参照し、そのディスクリプタをPortフィールド２８で指定する故障注入回路１５に、中継回路１４を介して転送する。故障注入回路１５は、データ部２３の故障注入制御指令２４に従って、検査対象回路７に疑似故障を注入する。

このとき、故障注入回路１５の監視回路５２では、故障注入条件指令２５のVALUEフィールド５４及びMASKフィールド５５に従って、検査対象回路７からの信号を監視する。そして、故障注入回路１５の注入回路５３では、監視回路５２において監視信号が注入条件に一致したと判定された場合、故障注入動作指令２６のVALUEフィールド５６及びACTIONフィールド５７に従って、疑似故障を検査対象回路７に注入する。

故障注入回路１５の注入回路５３は、故障注入動作指令２６のControlフィールド３０に従って、疑似故障を注入した実行結果（ステータス情報）を中継回路１４を介して転送回路１３に転送する。転送回路１３は、故障注入回路１５から転送されたステータス情報をＳＲＡＭ１０のステータス部３６に格納する。

ステータス部３６に格納されたステータス情報は、ＰＣインターフェース８を介してＰＣ２に送信することができる。ユーザは、ＰＣ２に接続された図示しない表示装置でステータス情報を確認し、疑似故障を注入した際の動作を確認することができる。

以上のように、疑似故障発生装置としての故障発生回路６は、転送回路１３において、ＳＲＡＭ１０から転送された故障注入情報４のディスクリプタのヘッダ部２１を参照し、指定された故障注入回路１５にディスクリプタを転送する。故障発生回路６は、故障注入回路１５において、ディスクリプタの故障注入条件指令２５に従って信号を監視する。

さらに、故障発生回路６は、故障注入回路１５において、監視信号が注入条件に一致したと判定された場合、故障注入動作指令２６に従って、疑似故障を検査対象回路７に注入するようにした。この結果、故障発生回路６は、ＭＰＵ９に疑似故障を任意のタイミングや条件、かつ、任意の疑似故障の種類を注入することができる。
よって、本実施の形態の疑似故障発生装置によれば、検査対象回路に疑似故障を自由に注入することができる。

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…電子回路装置、２…ＰＣ、３…記憶装置、４…故障注入情報、５…インターフェース部、６，６ａ，６ｂ…故障発生回路、７…検査対象回路、８…ＰＣインターフェース、９…ＭＰＵ、１０…ＳＲＡＭ、１１…レジスタ部、１１ａ〜１１ｃ…レジスタ、１２…バス、１３ａ，１３ｂ…転送回路、１４ａ，１４ｂ…中継回路、１５ａ〜１５ｃ…故障注入回路、２０…ヘッダ領域、２１ａ〜２１ｃ…ヘッダ部、２２…データ領域、２３ａ〜２３ｃ…データ部、２４…故障注入制御指令、２５…故障注入条件指令、２６…故障注入動作指令、２７…ＮＰフィールド、２８…Portフィールド、２９…Lengthフィールド、３０…Controlフィールド、３１…Sequenceフィールド、３２…ＤＰフィールド、３３…Feedbackフィールド、３４…Interruptフィールド、３５…Feedback Interruptフィールド、３６…ステータス部、４０ａ〜４０ｃ，４３ａ〜４３ｃ…ＦＦ、４１ａ〜４１ｃ，４２ａ〜４２ｃ…組み合わせ回路、４４ａ〜４４ｃ…信号監視ポイント、４５ａ〜４５ｃ…故障注入ポイント、５１…監視回路、５２…注入回路、５３…比較器、５４，５６…VALUEフィールド、５５…MASKフィールド、５７…ACTIONフィールド、５８…一時故障、５９…固定故障。

Claims (5)

1. ヘッダ部及びデータ部を有する故障注入情報と、
   前記故障注入情報を記憶する記憶部と、
   検査対象回路に所定の経路に接続され、前記所定の経路に疑似故障を注入する少なくとも１つ以上の故障注入回路と、
   を備え、
   前記ヘッダ部は、前記少なくとも１つ以上の故障注入回路の１つを指定するポートと、前記データ部を指定するためのアドレスとを有し、
   前記データ部は、前記疑似故障を注入するための注入条件と、前記疑似故障を注入するための故障注入データとを有し、
   前記故障注入回路は、前記注入条件及び前記故障注入データに基づいて、前記検査対象回路の前記所定の経路に前記疑似故障を注入することを特徴とする疑似故障発生装置。
2. 前記故障注入回路は、前記検査対象回路からの信号を監視し、監視している信号が前記疑似故障を注入する注入条件と一致したか否かを判定し、判定結果を出力する前記監視回路と、
   前記監視回路から前記監視している信号が前記疑似故障を注入する注入条件と一致したことを示す判定結果が入力された場合、前記故障注入データに基づいて、前記疑似故障のデータを生成し、前記検査対象回路の前記所定の経路に生成した前記疑似故障を注入する注入回路とを有することを特徴とする請求項１に記載の疑似故障発生装置。
3. 前記監視回路は、前記検査対象回路からの信号と前記疑似故障を注入する注入条件とを比較する比較器を有することを特徴とする請求項２に記載の疑似故障発生装置。
4. 前記記憶部に記憶された前記故障注入情報の前記ヘッダ部の前記ポートを解析し、指定された前記故障注入回路に前記ヘッダ部及びデータ部を転送する転送回路を有することを特徴とする請求項１に記載の疑似故障発生装置。
5. 前記転送回路と前記少なくとも１つ以上の故障注入回路と間に設けられ、前記転送回路から転送された前記ヘッダ部及びデータ部を、指定された前記故障注入回路に中継する中継回路を有することを特徴とする請求項４に記載の疑似故障発生装置。

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