JP3573988B2 - 誤り訂正方法及び伝送装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、誤り訂正方法及び伝送装置に係り、特に、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法及び伝送装置に関する。
【０００２】
【従来の技術】
ＡＮＳＩ（米国規格協会）により、標準化されたＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）が、北米において、光同期伝送網として使用されている。ＳＯＮＥＴは、基本伝送モジュールとして、５１．４８ビット／秒のビットレートを持つＯＣ−１（Ｏｐｔｉｃａｌ Ｃａｒｒｉｅｒ−ｌｅｖｅｌ １）を採用している。５１．４８ビット／秒のｎ倍の伝送速度をＯＣ−ｎと標記し、現在ＯＣ−１２（９９５３．２８ビット／秒）まで、標準化されている。なお、ＯＣ−３は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）のＳＴＭ−１（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ−１）と同じフレーム構成となる。
【０００３】
ところで、一般に、伝送においては、伝送誤りが発生する。これに対し、例えば、ＳＴＭ−１は、図１に示すように、９バイト×９行のセクションオーバヘッド（ＳＯＨ）を有し、そのＳＯＨ中に、Ｂ１バイトとＢ２バイトとにより、誤りの監視を行っている。
例えば、Ｂ１バイトは、ＢＩＰ（ビット・インタリーブ・パリティ）−８を示し、伝送誤りを検出するためのバイトである。伝送データを８ビットずつのグループに分割し、その分割されたグループの１ビット目のパリティを求め、そのパリティをＢ１バイトの１ビット目に挿入し、同じく、分割されたグループの２ビット目のパリティは、Ｂ１バイトの２ビット目に挿入し、分割されたグループの３ビット目のパリティは、Ｂ１バイトの３ビット目に挿入するようにして、分割されたグループの全８ビットについて行う。なお、このフレームのＢ１バイトの値は、直前のフレームから求めた値である。また、ＢＩＰ−８のパリティは、ＥＶＥＮパリティである。
【０００４】
【発明が解決しようとする課題】
ところで、従来のＳＯＮＥＴ又はＳＤＨにおける誤りの検出機能では、単に誤りを検出するのみであるから、伝送品質が劣化しても、訂正することができない。従って、伝送品質が劣化した場合は、他の回線に切り替えて対応していた。
一方、光伝送装置の北米市場は、これまでのＢＯＣ（Ｂｅｌｌ ｏｐｅｒａｔｉｎｇ Ｃｏｍｐａｎｙ）主体からｌＸＣ（Ｉｎｔｅｒ ｅＸｃｈａｎｇｅ Ｃａｒｒｉｅｒ：ＡＴ＆Ｔ、ＭＣＩなどの長距離電話会杜の総称）へ移行しており、長距離伝送のＩＸＣ市場の重要性が増してきている。
【０００５】
しかし、従来のＳＯＮＥＴ又はＳＤＨにおける誤りの検出機能では、例えば、光伝送であっても、回線が長距離になると、伝送路に挿入されたアンプの劣化が無視できなくなり、障害によるラインの切換が頻繁に生じると言う問題がある。また、受信側において、誤り訂正機能の確認を行う場合、伝送中に誤りを発生させる必要がある。そのため、送信側と受信側で対向試験を行う際、伝送路中において擬似的にデータ誤りを発生させ、受信側ではその訂正機能を確認する必要がある。
【０００６】
例えば、図２に減衰器を使用したＦＥＣ機能確認の例を示す。ＰＮ（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）生成回路であるパルス発生器ＰＰＧ（Ｐｕｌｓｅ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）１からの信号を主信号として、送信側ＦＥＣ２で誤り訂正符号を生成して送信し、伝送路中に設けた減衰器３でこの伝送信号を減衰させる。受信側４において、この減衰した信号を受信して誤り訂正を行う。ＦＥＣ誤り訂正符号を用いたことによる、パフォーマンスの向上を確認することができる。
【０００７】
図２の具体化した例を図１７により説明する。パルス発生器ＰＰＧ１からの信号を、送信側５８において、ＦＥＣチェックビットを付加し（５１）、疑似誤りを付加し（５２）、更にＢ２演算を行い、オーバヘッドにそのＢ２値を書き込んで送信する。一方、伝送路中に設けた減衰器３で伝送信号を減衰させ、受信側５９に伝送する。受信側５９では、この減衰した信号を受信して、ＦＥＣ５４で誤り訂正を行い、その誤り数を誤り訂正数カウント５６でカウントする。さらに、受信側では、Ｂ２バイトをチェックし（５５）、回線エラーレートを判断し（５７）、パフォーマンスの向上を確認する。
【０００８】
受信側５９は、Ｂ２パリティをチェックすることでＦＥＣによるエラーレート改善を確認する。しかし、減衰器３を使用したこの試験ではエラーの挿入状態を平均レートでしか制御できないため、ＦＥＣ回路によっては、例えば、ＦＥＣ演算範囲内の３ビット以上の奇数個誤り時はＦＥＣによる誤訂正が発生する可能性があり、エラーディテクター５において、主信号エラーが発生してしまう。
【０００９】
つまり、図１７の構成では、ＦＥＣ実行時に受信側の平均エラーレートが向上することでＦＥＣの効果を確認することになるが、設計通りに誤り訂正動作が行われているかどうかを確認することは困難である。
本発明は、上記問題に鑑みなされたものであり、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方式において、主信号に影響を与えずに、送信側及び受信側の誤り訂正の機能確認をビット毎に且つ容易に行い、送信側及び受信側の誤り訂正の不整合を容易に解消することを目的とするものである。
【００１０】
【課題を解決するための手段】
請求項１に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記フレーム中の誤り訂正用チェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することを特徴とする。
【００１１】
請求項１記載の発明によれば、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方式において、送信側は、前記フレーム中の誤り訂正用チェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することにより、送信側及び受信側の誤り訂正の機能確認を容易に行うことができる。
【００１３】
請求項２に記載された発明は、請求項１の誤り訂正方法において、前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択することを特徴とする。請求項２記載の発明によれば、単一のフレームのみに挿入することにより、受信側において、誤りのカウント等を容易に行うことができる。また、フレーム毎に挿入することにより、実際の状況に近い状態で、誤り訂正の機能確認を行うことができる。
【００１６】
請求項３に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする。
【００１７】
請求項３記載の発明によれば、送信側は、前記ヘッダの未使用領域に、誤り訂正機能の有効／無効情報を挿入して伝送することにより、主信号に影響を与えずに、送信側及び受信側の誤り訂正の不整合を容易に解消することができる。請求項４に記載された発明は、請求項３記載の誤り訂正方法において、受信側において、送信側の誤り訂正機能の有効／無効情報の受信値と受信側の誤り訂正機能の有効／無効状態とを比較・判定し、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することを特徴とする。
【００１８】
請求項４記載の発明によれば、受信側において、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することにより、送信側及び受信側の誤り訂正の不整合を自動的に解消することができる。
【００２１】
請求項５に記載された発明は、請求項４記載の誤り訂正方法において、受信側は、前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする。
【００２２】
請求項５記載の発明によれば、受信側は、誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替えることにより、誤り訂正無効時のデータ遅延時間を短縮することができる。請求項６に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いて通信を行う伝送装置において、前記フレーム中のチェックビットの任意の位置に、疑似エラーを挿入可能な疑似エラー生成手段を有し、前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする。
【００２３】
請求項７に記載された発明は、請求項６記載の伝送装置において、前記疑似エラー生成手段は、前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択して挿入する手段を有することを特徴とする。
【００２５】
請求項８に記載された発明は、請求項６記載の伝送装置において、誤り訂正機能の有効／無効状態に関して、前記ヘッダの未使用領域に挿入して送信された送信側の誤り訂正機能の有効／無効状態と比較し、誤り訂正機能の有効／無効状態が送信側とミスマッチの場合、誤り訂正機能の有効／無効を自動切換することを特徴とする。
【００２７】
請求項９に記載された発明は、請求項８記載の伝送装置において、前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする。請求項６〜９に記載された発明は、請求項１〜５に記載された誤り訂正方法に用いられる伝送装置を規定したものである。
【００２８】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
なお、本発明の実施の形態を機能又は制御に分けて説明し、その後に、実施例の説明を行う。また、実施の形態及び実施例は、ＳＯＮＥＴで規定されているＳＴＳ−１９２（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｓｉｇｎａｌ ｌｅｖｅｌ １９２）を用いて説明する。
【００２９】
ＳＴＳ−１９２のフレーム構成を図３（Ａ）に示すように、５７６バイト×３ＲｏｗのＳＯＨ（セクションオーバヘッド：Ｓｅｃｔｉｏｎ Ｏｖｅｒ Ｈｅａｄ）、５７６バイト×６ＲｏｗのＬＯＨ（ラインオーバヘッド：Ｌｉｎｅ Ｏｖｅｒ Ｈｅａｄ）及び１６７４０×９ＲｏｗのＳＴＳ−１９２のペイロード（Ｐａｙｌｏａｄ）から構成されている。ＳＴＳ−１９２ペイロードには、ＰＯＨ（パス オーバヘッド：Ｐａｔｈ Ｏｖｅｒ Ｈｅａｄ）が含まれている。ＳＯＨとＬＯＨは、（Ｂ）に示すように、各種制御バイトにより構成されている。ＳＯＨは、各中継点（セクション）で書き換えが行われ、ＬＯＨは末端の伝送装置で終端される。
【００３０】
これらの制御バイトに関して、本発明に関係するバイトについて、簡単に説明する。Ｂ１バイト及びＢ２バイトは、上述したように、誤り監視のためのバイトである。Ｋ１バイトは、端局区間の自動防護切替信号であり、Ｄ１〜Ｄ３バイトは、中継区間用データ通信チャネルであり、Ｄ４〜Ｄ１２バイトは、端局区間用データ通信チャネルである。また、Ｚ２バイトは予備のバイトである。本発明では、そのうちの、幾つかの未使用バイトを用いて、チェックビット等を挿入している。
【００３１】
次に、本発明の説明のために、予め、誤り訂正方式について説明する。本発明の説明における誤り訂正方式は、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）である。例えば、誤り訂正符号は、図４に示すように、ＳＴＳ−１９２のペイロードに対して、誤り訂正を行い、そのチェックビットを未使用のＫ１バイト、Ｄ５バイト及びＺ２バイトに挿入して行う。
【００３２】
より詳細には、図５に示すように、１フレームを３Ｒｏｗ単位で３グループ（ＧＲＰ１〜ＧＲＰ３）に分割してＦＥＣを行う。ＧＲＰ１は、フレーム内のＲｏｗ９、Ｒｏｗ１及びＲｏｗ２で構成し、そのチェックビットは、Ｋ１バイトに挿入される。ＧＲＰ２は、フレーム内のＲｏｗ３〜Ｒｏｗ５で構成し、そのチェックビットは、Ｄ５バイトに挿入される。ＧＲＰ３は、フレーム内のＲｏｗ６〜Ｒｏｗ８で構成し、そのチェックビットは、Ｚ２バイトに挿入される。
【００３３】
また、各ＧＲＰを、それぞれ１６のブロックに分割し、各ブロックの信号に対して、誤り訂正を行う。各ＧＲＰには、１６７０４×３バイトの信号があり、それを１６分割して、３１３２バイトとし、この３１３２バイト毎に、誤り訂正符号化を行い、チェックビットとして、２バイトの信号を得る。従って、各ＧＲＰ毎に、チェックビット信号は、２バイト×１６ブロック＝３２バイト分発生することとなる。
【００３４】
ＧＲＰ１の３２バイトのチェックビットは、＃１６１〜＃１９２（３２個）のＫ１バイトに挿入される。同じく、ＧＲＰ２、３のチェックビットは、＃１６１〜＃１９２のＤ５、Ｚ２バイトに挿入される。
なお、誤り訂正符号としては、例えば、ハミング符号を用いる。その生成多項式Ｇ（Ｘ）は、例えば、
Ｇ（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５ ＋１
である。
【００３５】
これにより、１ビットの誤り検出と訂正及び２ビット以上の偶数誤り検出を行う。
また、各ブロックのバイト単位のデータ列を、ビット毎のデータ列に変換し、さらに、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないようにする。誤り訂正は、変換後のブロックについて行い、誤り訂正後もとのビット配列に戻す。
【００３６】
その結果、変換前の１６ビットまでの連続誤り訂正を行うことができる。
（１）疑似エラー挿入機能について
図６は、疑似エラー挿入機能の原理説明図である。送信側ＦＥＣ演算部１０は、ＳＴＳ−Ｎデータ（主信号データ）に対して、誤り訂正用チェックビット生成を行う。また、疑似エラー生成部１１は、チェックビットに対するエラーを発生させ、ＭＵＸ部１２は、ＳＴＳ−Ｎデータとチェックビットとを多重し、誤り訂正符号が送信される。
【００３７】
図６の如く、送信側でＳＴＳ−Ｎの主信号に対してＦＥＣ演算を行った後、その演算結果の誤り訂正用チェックビットに対して、疑似エラー付加設定信号によりｎビットのエラーを加えて、ＭＵＸ部（多重化装置）１２でＳＴＳ−Ｎの主信号データに多重する。また、この疑似エラー付加設定信号により、ｎビットのエラー数を設定できるため、１ビットの疑似ＦＥＣエラー、又は多数ビットの疑似ＦＥＣエラーを発生させることができる。
【００３８】
次に、エラー付加位置が設定可能な、疑似エラー挿入機能について説明する。図７は、エラー付加位置が設定可能な、疑似エラー挿入機能の原理説明図である。疑似エラー生成部１１以外は、図６と同じである。図７の疑似エラー生成部１１は、ラッチ（ＬＡＴＣＨ）部１６、ＰＧ部１５、デコード（ＤＥＣＯＤＥ）部１７及び排他的論理和回路（ＥＸＯＲ）１８により構成される。
【００３９】
ラッチ部１６は、フレームパルス（Ｆｒａｍｅ Ｐｕｌｓｅ：フレームの先頭位置を示すパルス）を受けて、ＳＴＳ−１９２のデータの誤り訂正ビットに対する疑似エラーの付加位置を示す疑似エラー付加位置設定信号をラッチする。疑似エラー付加位置設定信号は、フレーム毎に、ラッチ部１６にラッチされる。ＰＧ部１５は疑似ＦＥＣエラー付加制御のタイミングを発生するタイミング発生部である。デコード部１７は疑似ＦＥＣエラー付加制御信号のデコード部である。
【００４０】
図７の動作を説明する。疑似エラー生成部１１のラッチ部１６により、疑似エラー付加位置設定信号は、フレームパルスにより、毎フレームの先頭位置でラッチされる。疑似エラー付加位置設定信号は、ＰＧ部１５からのはタイミングで、デコード部１７でデコードされ、そのデコードされた出力信号を、排他的論理和回路１８に印加する。ＰＧ部１５はエラー挿入タイミングを発生させている。
【００４１】
図の回路により、疑似エラー付加位置設定信号は、ＰＧ部１５からのタイミングでデコードされ、この信号でＦＥＣ演算結果（チェックビット）の特定位置のデータを反転（エラー付加）させ、ＳＴＳ−Ｎの主信号データに多重される。
このようにして、疑似エラー付加位置設定信号により任意のチェックビットに対して疑似ＦＥＣエラーを挿入することができる。
【００４２】
次に、疑似エラーの挿入を、単一フレームフレームについて行うか、連続フレームについて行うかの切換機能に関して説明する。
図８は、単一フレーム／連続フレーム切換疑似エラー挿入機能についての原理説明図である。挿入フレーム切替制御部（ＯＮＥ ＳＨＯＴ）２０以外は、図７と同じである。挿入フレーム切替制御部２０は、疑似ＦＥＣエラー付加制御を単一フレームのみ行うか毎フレーム連続して行うかの切替制御部である。
【００４３】
デコード部１７は、疑似エラー付加位置設定信号をＰＧ部１５からのタイミングでデコードする。挿入フレーム切替制御部２０は、このデコードされた疑似エラー付加位置設定信号を、単一フレームのみにエラーを挿入するか、連続フレームにエラーを挿入するかの制御を行う。
図９はその動作を示すタイムチャートである。図９（Ａ）は、単一フレームに疑似エラーを挿入する場合のタイムチャートで、図９（Ｂ）は連続フレームに疑似エラーを挿入する場合のタイムチャートである。
【００４４】
図９（Ａ）の（１）ＳＴＳ−ｎ ＤＡＴＡには、ＳＴＳ−ｎのデータが示されている。フレームパルスは、（２）Ｆｒａｍｅ Ｐｕｌｓｅに示すように、各フレームの先頭位置で、パルスを出力する。（３）ＥＲＲ ＥＮ／ＤＩＳは、誤り訂正機能を付加しているか否かの信号で、ここでは、誤り訂正機能が付加されていることが前提なので、（３）ＥＲＲ ＥＮ／ＤＩＳは、＃１のフレームの時刻ｔ１で、“１”（ＥＮ）とする。また、時刻ｔ１以降の時刻ｔ２で、挿入フレーム切替信号の（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、図９（Ａ）に示すように、“１”（ＥＮ）となった場合を想定する。
【００４５】
（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、“１”（ＥＮ）となった、次のフレーム（ここでは、＃２のフレーム）に、疑似エラーが挿入される。この場合、（５）に示すように、エラー設定データが設定されていても、＃３以降のフレームには、疑似エラーは挿入されない。
一方、図９（Ｂ）に示すように、（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、“０”（ＤＩＳ）のままの場合は、（３）ＥＲＲ ＥＮ／ＤＩＳが、時刻ｔ１で、“１”（ＥＮ）となれば、その後の、各フレーム（＃２以降のフレーム）に、疑似エラーが挿入される。
【００４６】
これにより、挿入フレーム切替制御信号（ｏｎｅ−Ｓｈｏｔ ＥＮ／ＤＩＳ信号）がＤｉｓａｂｌｅ“０”の時は毎フレーム伝送路上における疑似ＦＥＣエラーを発生することができ、挿入フレーム切替制御信号をＥｎａｂｌｅにすることにより、単一フレームのみに疑似ＦＥＣエラーを発生させることができる。
（２）ＦＥＣ機能の有効／無効の自動切換機能について
ＦＥＣ機能を有する伝送装置では、同時に、このＦＥＣ処理を有効／無効にする切り換え機能を設けている。このような伝送装置問でデータの送受を行う場合には、送信側と受信側で、有効／無効の設定が同じであることが正常動作の条件となる。
【００４７】
もし、送受で設定が異なる場合には、主信号の一部が誤ったデータに書き換えられる可能性がある。つまり、送信側でＦＥＣ無効処理の場合に受信側でＦＥＣ処理を行うと、誤った訂正を主信号にしてしまう可能性がある。例えば、図１０に示すように、Ａ局はＦＥＣ機能を有していないか、又はＦＥＣ機能を有しているが、ＦＥＣ機能を利用していない場合は、Ａ局は受信したデータａｂｃｄをそのまま、出力して、Ｂ局に伝送する。Ｂ局では、受信したデータａｂｃｄをそのまま受信すれば、問題ないところ、誤って、ＦＥＣ機能を利用して信号を受信すると、例えば、ａｂｃＤのようにデータの訂正が行われ、誤ったデータを受信することがある。
【００４８】
各伝送装置では、このような設定のミスマッチが発生しないよう未然に防止すると同時に、もし何らか理由により、装置運用中に設定ミスマッチが発生した場合には、それを早期に発見し、直ちに正常な状態にする必要がある。
装置機能において、これら設定ミスマッチに対する保護機能を有することは、装置の管理及び信頼性の点からも重要である。
【００４９】
ところで、ＦＥＣ機能の有効／無効の自動切換機能は、大きく分けて２つの機能により構成される。つまり、▲１▼ミスマッチの検出と▲２▼ミスマッチ時の設定自動切り換えである。
▲１▼ミスマッチの検出は、▲２▼ミスマッチ時の設定自動切り換え制御を行うための必要となる重要な機能である。その実現に当たっては、まず、送信又は受信側において、相手側の設定状態を判っている必要がある。相手側の設定状態と自分に与えられている設定とを比較することで、その相違を判別することが可能となる。言い換えれば、送信又は受信側において、なんらかの方法による設定情報の受け渡しが必要となる。
【００５０】
ミスマッチの検出のためには、送信側は、受信側に、送信側のＦＥＣ機能の設定状況を受信側に通知する必要がある。例えば、機能実現の容易性及び制御動作の簡単化を考え、送信側の設定情報を主信号のＳＴＳ−Ｎフォーマットの未使用オーバヘッド（Ｏｖｅｒ Ｈｅａｄ）バイトに格納して送信し、受信側において、オーバヘッドから、送信側の設定情報の抽出を行う。
【００５１】
なお、これとは逆に、受信側から送信側へ、受信側のＦＥＣ機能の設定状況を通知する方法又はこの通知を相互に行う方法も考えられる。しかし、装置上の配線の増加や、制御動作の複雑化を招くことになる。
ミスマッチの検出は、送信側において設定されているＦＥＣ機能の有効／無効のステータス情報を、主信号のＳＴＳ−Ｎの未使用オーバヘッドバイトに挿入し、受信側へと送出する。一方受信側では、主信号より抽出した送信側のステータス情報と受信側の設定とを比較し、異なる場合には、ミスマッチと判定する。このとき、受信側で判定に用いる送信側のステータス情報には、伝送路上で発生するエラーによる誤動作やばたつきを防止するため、Ｍ連続の保護をとったものを使用する また判定結果がミスマッチとなった場合には、受信側において、アラームを通知して注意を促すことが可能となる。
【００５２】
次にミスマッチ時の設定自動切り替えについて説明する。ＦＥＣ機能の設定のミスマッチは、送信側が有効のときに受信側が無効、又は送信側が無効のときに、受信側が有効の二通りである。特に、図１０で示したように、後者ではそれによって、正しい主信号データを誤ったデータに書き換えてしまうおそれがある。このため、その影響を最小限におさえるという意味からも自動切り換えが必要となる。
【００５３】
ＦＥＣ機能の設定のミスマッチのとき、自動的に切り換えを行うことにより、ミスマッチの検出後、即時に切り替えを行い、誤った主信号データの書き換えが発生しないようにし、その後アラーム通知と切り換えた結果のステータスを通知することで、管理者に設定異常があることを伝え、正しい設定にするよう促すことが可能となる。
【００５４】
図１１に本発明のＦＥＣ機能の有効／無効の自動切換機能についての原理図を示す。Ａ局３０は、ＦＥＣ機能を無効とし、ＣＰＵ３２（ＦＥＣ機能の有効／無効を設定する装置）が、Ｂ局のＦＥＣ機能を有効と設定している場合について説明する。
Ａ局３０は、データの送信に際して、送信データのオーバヘッド部の、例えば、Ｚ２＃６に送信側のＦＥＣ機能設定状態を書き込む。この場合は、ＤＩＳを書き込んで、Ｂ局３１に送信する。Ｂ局３１は、オーバヘッド部のＺ２＃６に書き込まれた送信側のＦＥＣ機能設定状態を検出し、Ｂ局３１の受信側のＦＥＣ機能設定状態と比較する。この場合、不一致であるので、ＣＰＵ３２ミスマッチを通知、その設定を自動切り替えする。
【００５５】
図１２に、受信側におけるミスマッチの検出結果とＦＥＣ機能の切替制御の対応を示す。図に示すように、送信側がＦＥＣ機能が有効で、かつ受信側のＦＥＣ機能の設定が有効の場合にのみ、受信側のＦＥＣ機能を有効とし、ＣＰＵ３２へ通知を行う。また、送信側と受信側でＦＥＣ機能の有効／無効のミスマッチがあれば、ミスマッチアラームが通知される。
【００５６】
なお、送信側がＦＥＣ機能が有効で受信側のＦＥＣ機能の設定が無効の場合に、受信側のＦＥＣ機能を有効としないのは、受信側にＦＥＣ機能を装備していない場合が有るからである。
（３）ＦＩＦＯバッファの書込み／読出し制御について
受信側では、ＦＥＣ機能を有効とした場合、誤り訂正符号の復号に要する時間を考慮に入れる必要がある。例えば、受信側で、誤り訂正回路として、図１３のような回路を用いた場合を考える。前部データ変換回路（ＦＷＤ ＤＡＴＡ ＣＯＮＶ）４６は、１６ブロック（ＧＲＰ１〜３をそれぞれ１６分割したもの）のビット毎のデータ列を、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないように変換する回路である。また、後部データ変換回路（ＢＷＤ ＤＡＴＡ ＣＯＮＶ）４７は、その逆の変換を行い、もとのビット列に戻す回路である。
【００５７】
誤り訂正回路４９−１〜４９−１６は、誤り訂正演算回路４８とＦＩＦＯバッファ４５とを有し、受信したデータ列を誤り訂正演算回路４８で演算した誤り訂正ビットを、排他的論理和回路５５で主信号と排他的論理和をとり、誤り訂正を行っている。
ところで、図５に示すような、ＦＥＣであれば、ＧＲＰ１の誤り訂正符号は、ＧＲＰ１部分とオーバヘッドのＫ１バイトにより構成されているから、５Ｒｏｗ分の長さにわたって信号が存在する。従って、受信側では、ＦＩＦＯバッファ４５からの出力と誤り訂正演算回路４８からの出力の同期をとるために、ＦＩＦＯバッファの書込み／読出しを制御する必要がある。
【００５８】
また、一般的に、図５に示すようなＦＥＣでなくても、誤り訂正演算回路４８において、処理時間を要するので、ＦＩＦＯバッファの書込み／読出しを制御する必要がある。
一方、ＦＥＣにおける主信号の遅延の規格（ＦＥＣのＦＥＣ機能の無効時：２０μＳ、ＦＥＣ機能の有効時：１５０μＳ）を満たすた必要がある。
【００５９】
そこで、本発明では、ＦＥＣ機能の有効／無効の設定に応じて、受信側に設けたＦＩＦＯからの読み出しタイミングを切替えて、主信号の遅延量を制御する。図１４はＦＩＦＯ書込み／読出し制御部のブロック構成図であり、ＦＥＣの有効時のデータ遅延をΔｔとした場合について記載している。図中、ＦＩＦＯ制御部４０はＦＩＦＯ４５の書込み／読出し切替えやＦＩＦＯ４５への書込み／読出し禁止の制御部である、書込み用アドレスカウンタ部４１はＦＩＦＯ４５への書込みアドレス生成部である。読出し用アドレスカウンタ部４３はＦＩＦＯ４５からの読出しアドレス生成部で、ＦＥＣ機能の有効／無効（ＦＥＣ ＥＮ／ＤＩＳ）設定により、カウンタヘのロード条件を切替える。読出しアドレスカウンタ追従タイミング生成部４２はＦＥＣ機能の有効時に読出しアドレスカウンタ値を”０”にロードするタイミング生成部である。ＦＩＦＯ書込み／読出しアドレス切替部４４は、書込みアドレスと読出しアドレスの切替部である。
【００６０】
図１５はＦＥＣ機能の有効時のＦＩＦＯ書込み／読出し制御の原理を示すタイムチャートである。ＦＥＣ機能の有効時はＦＥＣ機能の有効／無効（ＦＥＣ ＥＮ／ＤＩＳ）切替信号により、書込みアドレスカウンタがΔｔ時に読出し用アドレスカウンタ部４３に０００ｈをロードするよう制御し、書込み／読出し間のオフセット値がΔｔアドレスとなるようにする。
【００６１】
従って書込みされた主信号データはΔｔアドレス後に読出されて出力される。図１６は、ＦＥＣ機能の無効時のＦＩＦＯ書込み／読出し制御の原理を示すタイムチャートである。ＦＥＣ機能の無効時は常に書込みアドレスカウンタ値を読出しアドレスカウンタにロードすることで書込み／読出し間のオフセット値を０アドレスとする。
【００６２】
従って書込みされた主信号データはすぐに読出されて出力され、データ遅延を最小限にとどめることができる。
【００６３】
【実施例】
（１）疑似エラー挿入機能によるパフォーマンス向上確認について
先に図１７により説明した、減衰器を使用した場合のＦＥＣによるパフォーマンス向上確認の例では、エラーの挿入状態を平均レートでしか制御できないため、ＦＥＣ回路によっては、例えば、ＦＥＣ演算範囲内の３ビット以上の奇数個誤り時はＦＥＣによる誤訂正が発生する可能性があり、エラーディテクターで、主信号エラーが発生してしまうという問題があった。
【００６４】
そこで、ＦＥＣ機能が主信号に悪影響を及ぼしていないかの確認及びＦＥＣ機能が設計通り動作しているかの確認ができる本発明の実施例を次に説明する。
図１８は、誤り挿入機能を使用したＦＥＣ機能確認の実施例である。
送信側６８は、ＦＥＣチェックビット付加回路６１、疑似誤り付加回路６２及びＢ２演算回路６３を有し、パルス発生器ＰＰＧ１からの信号に、ＦＥＣチェックビットを付加し、疑似誤りを付加し、更にＢ２演算を行って、オーバヘッドにそのＢ２値を書き込んで送信する。受信側６９は、ＦＥＣで誤り訂正回路６４、Ｂ２バイトチェック回路６５、誤り訂正数カウント６６及び回線エラーレート判断回路６７を有し、ＦＥＣ６４で誤り訂正を行い、その誤り数を誤り訂正数カウント６６でカウントしてＦＥＣ機能確認を行い、Ｂ２バイトチェック回路６５でＢ２バイトをチェックし、回線エラーレート判断回路６７で回線エラーレートを判断している。
【００６５】
本実施例では、主信号を通し、エラーディテクター５にてエラーフリー状態を確認した上で送信側６８からエラー挿入設定を行ない、ＦＥＣのチェックビットに疑似エラーを挿入する。受信側６９では誤り検出／訂正を行い、その数をカウントし、挿入したエラー数と比較することで送信側６８で挿入したエラーが確実に訂正されたことを確認する。また、その時にエラーデイテクター５にて主信号エラーが発生しないことを確認し、主信号への影響の有無が確認できる。本確認を行った上で図１７のパフォーマンス向上を確認すればＦＥＣ機能をすべて確認できる。
（２）、送受間のＦＥＣステータス比較判定について
図１９は、送受間のＦＥＣステータス比較判定の実施例である。
【００６６】
送信側７１は、主信号をＦＥＣ訂正符号化を行い、さらに、ＦＥＣステータス情報を多重するＦＥＣステータス情報多重部７３とＦＥＣステータス情報を挿入する位置であるＺ２＃６のタイミングを通知するＰＧ部７４から構成されている。また、受信側７２は、受信した信号をＦＥＣ訂正を行い主信号を出力するＦＥＣ回路７６、ＦＥＣステータス情報を検出するＦＥＣステータス情報受信部７７、ＦＥＣステータス情報を挿入する位置であるＺ２＃６のタイミングを通知するＰＧ部７９及びＺ２＃６の受信情報と受信側の設定情報とを比較し判定するＦＥＣステータス情報比較＆判定部８０から構成されている。
【００６７】
送信側７１では、未使用オーバヘッドの１つであるＺ２＃６バイトに送信側のＦＥＣ機能の有効／無効情報を書き込む。Ｚ２＃６バイトには、ＦＥＣ機能の有効時は、ＡＡ（ｈ）、無効時はＦＦ（ｈ）又は００（ｈ）を挿入して主信号に多重して伝送路に送出する。ＦＦ（ｈ）又は００（ｈ）のいずれかを、選択的に、送信できるように設定してもよい。
【００６８】
受信側７２では、受信データからＺ２＃６バイトを抽出し、ＡＬＬ１ ＯＲ ＡＬＬ０ ３連続検出部７８により、ＦＦ（ｈ）又は００（ｈ）の３連続を検出し、その結果をＦＥＣステータス情報比較＆判定部８０に送出する。
また、受信側７２のＦＥＣ設定状態もＦＥＣステータス情報比較＆判定部８０に渡して受信データとの比較を行ない、その結果によって受信側のＦＥＣ設定を切替えるとともにその結果を現在の受信側のＦＥＣ状態として監視制御系に通知（例えば、ＦＥＣステータス通知等）する。
【００６９】
また、受信データ（Ｚ２＃６）と受信側のＦＥＣ設定が不一致の場合はＦＥＣミスマッチと判断して同様に監視制御系に通知（例えば、ＦＥＣミスマッチアラーム通知等）する。
（３）ＦＥＣ機能の有効／無効の自動切換機能について
図２０に受信側のＦＥＣステータス情報比較＆判定の例を示す。受信側の「ＦＥＣ動作」の欄が「○」の場合に、受信側のＦＥＣ機能を有効にし、「×」の場合は、受信側のＦＥＣ機能を無効にすることを示している。
【００７０】
送信側７１の設定は、ＦＥＣ機能の有効／無効をＥＮ／ＤＩＳで表している。設定情報は、オーバヘッドのＺ２＃６バイトに挿入する。ＦＥＣ機能の有効時は、Ｚ２＃６バイトにＡＬＬ“０”又はＡＬＬ“１”を挿入する。送信側で、ＡＬＬ“０”又はＡＬＬ“１”を選択することができる。ＦＥＣ機能の無効時は、Ｚ２＃６バイトに“１０１０１０１０”を挿入する。
【００７１】
受信側７２では、受信側のＦＥＣ機能の有効／無効（ＥＮ／ＤＩＳ）の設定と受信データのＺ２＃６バイトの内容とをＦＥＣステータス情報比較＆判定部８０で比較・判定する。
ところで、受信側７２では、伝送誤りの結果、Ｚ２＃６バイトとして、ＡＬＬ“０”、ＡＬＬ“１”又は“１０１０１０１０”信号以外の信号が受信される。そこで、送信側のＺ２＃６の入力状態として、安全のため、ＡＬＬ“０”、ＡＬＬ“１”及び“１０１０１０１０”以外の信号に区分して判定している。また、ＡＬＬ“０”又はＡＬＬ“１”の３連続を検出したとき、ＡＬＬ“０”又はＡＬＬ“１”を受信したものとして、誤動作を避けている。
【００７２】
このようにして自動で受信側のＦＥＣ設定を切替えられ、送受問の設定ミスも自動識別することができる。
（４）書込み／読出し制御について
図２１はＦＩＦＯ書込み／読出し制御の実施例である。図１４に対して、より具体的（例えば、Δｔが“５４７ｈ”である点、ＦＩＦＯバッファが、３２ビット×１３６０ワードである点等）に表現したものである。
【００７３】
図２２はＦＥＣ機能の有効（ＦＥＣのＥｎａｂｌｅ）時における図２１の動作を示すタイムチャートである。
ＦＥＣの有効時はＦＥＣのＥＮ／ＤＩＳ切替信号により、書き込みアドレスカウンタが５４６ｈ時に毎回読みだしアドレスカウンタに０００ｈをロードするよう制御し、書込み／読出し間のオフセット（ＯＦＦＳＥＴ）値を１３５０アドレスとする。
【００７４】
従って書き込まれた主信号データは１３５０アドレス後（６９．４８μｓ後）に読みだされて出力される。１９．４４ＭＨＺ で１３５０アドレス分の時間を考慮するとデータがＦＩＦＯに書き込まれてから、読みだされるまでの時間は、６９．４８μＳ（５ＲＯＷ分に相当）となり、１５０μＳ以下という規格を満足する。
【００７５】
第２３図はＦＥＣ機能の無効（ＦＥＣのＤｉｓａｂｌｅ）時における第２１図の動作を示すタイムチャートである。
ＦＥＣ機能の無効時は常に書き込みアドレスカウンタ値を読みだしアドレスカウンタにロードすることで書込み／読出し間のオフセット値を０アドレスとする。
【００７６】
従って、書き込まれた主信号データはすぐに読みだされて出力される。データがＦＩＦＯに書き込まれてから、読みだされるまでの時間は、３８．５８ｎＳ（３クロック／７７．７６ＭＨＺ ）＜２０μＳであり、規格を満足する。
（５）パフォーマンス向上確認に用いられる送信側回路について
図２４に疑似エラー挿入機能によるパフォーマンス向上確認に用いられる送信側回路を示す。
【００７７】
送信側回路は、前部変換回路（ＦＷＤ ＤＡＴＡ ＣＯＮＶ）９０、後部変換回路（ＢＷＤ ＤＡＴＡ ＣＯＮＶ）９１及び誤り訂正回路９２−１〜１６から構成されている。
前部変換回路９０及び後部変換回路９１は、図１３の前部変換回路４６及び後部変換回路４７と同じ機能を有し、前部データ変換回路９０は、１６ブロック（ＧＲＰ１〜３をそれぞれ１６分割したもの）のビット毎のデータ列を、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないように変換する回路である。また、後部データ変換回路９１は、その逆の変換を行い、もとのビット列に戻す回路である。
【００７８】
誤り訂正回路９２−１〜１６は、各ブロック（１６ブロック）毎に、同じ回路を有し、誤り訂正演算回路（８ｐａｒａｌｌｅｌ ｓｙｎｄｒｏｍｅ ｒｅｇｉｓｔｅｒ ｆｏｒ （２５０７２、２５０５６）ｓｈｏｒｔｅｄ Ｈａｍｍｉｎｇ ｃｏｄｅ）９４、レジスタ（ＲＥＧ）９５、疑似ＦＥＣエラー挿入部（ＴＥＳＴ ｆｕｎｃｔｉｏｎ）９６及びＭＵＸ部（８ｐａｒａｌｌｅｌ ＣＲＣ ｃｏｄｅ ＭＵＸ）９７から構成されている。
【００７９】
なお、誤り訂正演算回路９４には、演算のリセットのタイミングを知らせる▲１▼Ｃａｌｃ ｒｅｓｔ ｔｉｍｉｎｇ信号及び演算回路を有効化するタイミングを示す▲２▼Ｃａｌｃ ＥＮ ｔｉｍｉｎｇ信号が印加されている。また、レジスタ９５には、レジスタ９５にラッチするタイミングを与える▲３▼Ｃａｌｃ Ｌａｔｃｈｔｉｍｉｎｇ信号が印加され、疑似ＦＥＣエラー挿入部９６には、ブロックの１６ビットデータのどの位置を反転するかを指定する信号▲４▼ＢＩＴＩＮＶ信号、ペイロードを３分割したＰＲＧの内どのＲＰＧを選択するかを示す▲５▼ＲＯＷＳＥＬ信号、Ｋ１バイトのタイミングを示す▲６▼Ｋ１ ｔｉｍｉｎｇ信号、Ｄ５バイトのタイミングを示す▲７▼Ｄ５ ｔｉｍｉｎｇ信号、Ｚ２バイトのタイミングを示す▲８▼Ｚ２ ｔｉｍｉｎｇ信号、チェックビットを反転するブロック（１〜１６）を選択する▲９▼ＢＬＫＳＥＬＥＮ信号が印加されている。さらに、ＭＵＸ部９７には、多重するタイミングを示すＣＲＣ ＭＵＸ ｔｉｍｉｎｇ信号及びＦＥＣ機能の有効／無効を示すＦＥＣ ＤＩＳ／ＥＮ信号が印加されている。
【００８０】
８ビットパラレルの主信号は、前部変換回路９０を経て、誤り訂正演算回路９４及びＭＵＸ部９７に印加される。誤り訂正演算回路９４で主信号は、誤り訂正演算が行われ、その演算結果がレジスタ９５に蓄積される。疑似ＦＥＣエラー挿入部９６において、演算結果のチェックビットに疑似エラーが挿入され、ＭＵＸ部９７において、主信号と誤り訂正のチェックビットが多重化されて、後部変換回路９１に出力される。
【００８１】
図２５に、タイミングチャートを示す。図２５には、上から順に、チェックビットを反転するブロックを選択するＢＬＫＳＥＬＥＮ信号、オーバヘッド信号、クロック（ＭＣＫ７８）、Ｋ１タイミング（Ｋ１ＴＩＭ）信号、Ｄ５タイミング（Ｄ５ＴＩＭ）信号、Ｚ２タイミング（Ｚ２ＴＩＭ）信号、１６ビットのどの位置を反転するかを指定する信号（ＢＩＴＩＮＶ）信号、どのＧＲＰを選択するかの信号ＲＯＷＳＥＬ（００、０１、１０で選択する）信号が記載されている。なお、ＲＯＷＳＥＬ信号により、図に示すように、ＧＲＰの一つ、二つ又は三つのいずれかのＧＲＰの信号に疑似エラー信号が挿入される。
【００８２】
誤り訂正符号のチェックビットの内、ＲＯＷＳＥＬ信号で指定されたＧＲＰの、ＢＬＫＳＥＬＥＮ信号で選択されたブロックの、ＢＩＴＮＶ信号で指定されたビット位置のビットが反転される。
なお、上記実施の形態及び実施例の説明では、ＳＯＮＥＴで規定されているＳＴＳ−１９２を例にして説明したが、本発明は、ＳＴＳ−１９２に限ることなく、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信に適用することができる。
【００８３】
また、上記実施の形態では、誤り訂正符号として、ハミング符号の例について説明したが、本発明は、ハミング符号に限らず、任意の誤り訂正符号が適用できる。
本発明により、送信側に誤り発生機能を有することにより、受信側の単一誤り訂正数と個数個誤り検出数の通知機能と合わせて、送信側と受信側の対向試験によりＦＥＣ機能確認が容易に行なえる。また、顧客が気づく前に伝送路の障害を修復することが可能となる。
【００８４】
さらに、本発明のＦＥＣを装備することにより長距離伝送における各アンプでのノイズによるＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）の劣化を抑圧することができる。また、ＳＤ（Ｓｉｇｎａｌ Ｄｅｇｒａｔｅ：Ｂ２ ＭＩＮ ＥｒｒｏｒのＢＥＲが１×１０−５〜１０−９）による切替の発生回数を減らすことができる。
【００８５】
また、本発明のＦＥＣ機能確認によれば、受信側の訂正機能を確認する際、送信側で疑似エラーを発生させるため、送信側対受信側の対向試験によりＦＥＣ機能確認を容易に行える。これは、訂正機能試験時に、伝送路中にエラーを発生させる装置を用いる必要がなく、正確な訂正機能試験が行えるため、効率的で高品質な試験を可能とする。
【００８６】
また、未使用オーバヘッド領域に多重している誤り訂正用チェックビットに対して疑似エラーを発生させるため、誤って疑似エラーを発生させた場合においても主信号データ領域の品質を損ねることはない。
また、チェックビットの任意の位置に、前記疑似エラーを挿入することができるので（各１６ブロックの各１６のチェックビットの任意の位置に挿入可能なので）、細かな誤り試験を行うことができる。
【００８７】
また、本発明のＦＥＣ機能の有効／無効の自動切換機能によれば、受信側において、ＳＴＳ−Ｎの未使用オーバヘッドバイトに挿入された送信側のＦＥＣ機能のステータス情報の受信値とＣＰＵからの設定状態とで受信側のステータスを判定し、ＦＥＣ機能の有効／無効を自動切り換えするため、設定ミスによる装置不具合を容易に防止でき、装置信頼性を向上させることができる、
本発明のＦＩＦＯバッファの書込み／読出し制御によれば、ＦＥＣ実行時に発生する信号Ｄｅｌ ａｙ（約７０μＳ）をＦＥＣ未実行時に約３９ｎｓにまで短縮することができ、規格（２０μＳ）を十分に満足することができる。更に本方式はＦＩＦＯからの読み出しタイミングを切替えているだけであるため、ＦＥＣ実行時と未実行時とでデータ信号を物理的に切替える必要がなく、設計時タイミング設計が容易である。
【００８８】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項１記載の発明によれば、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記フレーム中のチェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することにより、送信側及び受信側の誤り訂正の機能確認を容易に行うことができる。
【００８９】
請求項２記載の発明によれば、単一のフレームのみに挿入することにより、受信側において、誤りのカウント等を容易に行うことができる。また、フレーム毎に挿入することにより、実際の状況に近い状態で、誤り訂正の機能確認を行うことができる。
【００９１】
請求項３記載の発明によれば、送信側は、前記ヘッダの未使用領域に、誤り訂正機能の有効／無効情報を挿入して伝送することにより、主信号に影響を与えずに、送信側及び受信側の誤り訂正の不整合を容易に解消することができる。請求項４記載の発明によれば、受信側において、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することにより、送信側及び受信側の誤り訂正の不整合を自動的に解消することができる。
【００９３】
請求項５記載の発明によれば、受信側は、誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替えることにより、誤り訂正無効時のデータ遅延時間を短縮することができる。
【００９４】
請求項６〜９記載の発明によれば、請求項１〜５に記載された誤り訂正方法に適した伝送装置を提供することができる。
【図面の簡単な説明】
【図１】ＳＴＭ−１セクションオーバヘッドを説明するための図である。
【図２】減衰器を使用したＦＥＣ機能確認を説明するための図である。
【図３】ＳＴＳ−１９２のフレームフォーマットである。
【図４】ＳＴＳ−１９２のフレームにおけるＦＥＣを行う範囲を説明するための図である。
【図５】ＳＴＳ−１９２のフレームの分割とチェックビットの関係を説明するための図である。
【図６】疑似エラー挿入機能の原理説明図である。
【図７】エラー付加位置が設定可能な疑似エラー挿入機能の原理説明図である。
【図８】単一フレーム／連続フレーム切替え疑似エラー挿入機能原理説明図である。
【図９】挿入フレーム切替制御動作を示すタイムチャートである。
【図１０】送受間でＦＥＣ設定がミスマッチ時のエラー発生を示す図である。
【図１１】ＦＥＣ機能の有効／無効の自動切り換えの原理説明図である。
【図１２】受信側におけるＦＥＣステータスミスマッチの検出結果とＦＥＣ制御自動切替え対応を示す図である。
【図１３】受信側のＦＩＦＯバッファの位置を説明するための図である。
【図１４】ＦＩＦＯ書込み／読出し制御部のブロック構成図である。
【図１５】ＦＥＣのＥｎａｂｌｅ時のＦＩＦＯ書込み／読出しの原理を示すタイムチャートである。
【図１６】ＦＥＣのＤｉｓａｂｌｅ時のＦＩＦＯ書込み／読出しの原理を示すタイムチャートである。
【図１７】減衰器を使用してのＦＥＣによるパフォーマンス向上確認の従来例である。
【図１８】本発明の誤り挿入機能を使用したＦＥＣ機能確認の実施例である。
【図１９】送受問のＦＥＣステータス比較判定方式の実施例である。
【図２０】受信側におけるＦＥＣステータス比較判定の実施例である。
【図２１】ＦＩＦＯ書込み／読出し制御の実施例である。
【図２２】ＦＥＣのＥｎａｂ１ｅ時におけるＦＩＦＯ読出し制御の実施例の動作を示すタイムチャートである。
【図２３】ＦＥＣ Ｄｉｓａｂｌｅ時におけるＦＩＦＯ読出し制御の実施例の動作を示すタイムチャートである。
【図２４】疑似エラー挿入機能によるパフォーマンス向上確認に用いられる送信側回路を説明するための図である。
【図２５】図２２を説明するためのタイムチャートである。
【符号の説明】
１ ＰＰＧ
２ 送信側ＦＥＣ
３ 減衰器
４ 受信側ＦＥＣ
５ エラーデテクター
１０ 送信側ＦＥＣ演算部
１１ 疑似エラー生成部
１２ ＭＵＸ部
１５ ＰＧ部
１６ ラッチ部（ＬＡＴＣＨ）
１７ デコード部（ＤＥＣＯＤＥ）
１８ 排他的論理和回路（ＥＸＯＲ）
２０ 挿入フレーム切替制御部（ＯＮＥ ＳＨＯＴ）
３０ Ａ局
３１ Ｂ局
３２ ＣＰＵ
４０ ＦＩＦＯ制御部
４１ 書込み用アドレスカウンタ
４２ 読出しアドレスカウンタ追従タイミング生成部
４３ 読みだしアドレスカウンタ
４４ ＦＩＦＯ 書込み／読出しアドレス切替部
４５ ＦＩＦＯバッファ
４６、９０ 前部変換回路
４７、９１ 後部変換回路
４８ 誤り訂正演算回路（受信側）
４９−１〜１６ 誤り訂正回路（受信側）
５１、６１ ＦＥＣチェックビット付加回路
５２、６２ 疑似誤り付加回路
５３、６３ Ｂ２演算回路
５４、６４ ＦＥＣ
５５、６５ Ｂ２バイトチェック回路
５６、６６ 誤り訂正数カウント
５７、６７ 回線エラーレート判断回路
７１ 送信側
７２ 受信側
７３ ＦＥＣステータス情報多重部
７４ ＰＧ部
７６、７９ ＦＥＣ回路
８０ ＦＥＣステータス情報比較＆判定部
９２−１〜１６ 誤り訂正回路（送信側）
９４ 誤り訂正演算回路（送信側）
９５ レジスタ
９６ 疑似ＦＥＣエラー挿入部
９７ ＭＵＸ部
【発明の属する技術分野】
本発明は、誤り訂正方法及び伝送装置に係り、特に、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法及び伝送装置に関する。
【０００２】
【従来の技術】
ＡＮＳＩ（米国規格協会）により、標準化されたＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）が、北米において、光同期伝送網として使用されている。ＳＯＮＥＴは、基本伝送モジュールとして、５１．４８ビット／秒のビットレートを持つＯＣ−１（Ｏｐｔｉｃａｌ Ｃａｒｒｉｅｒ−ｌｅｖｅｌ １）を採用している。５１．４８ビット／秒のｎ倍の伝送速度をＯＣ−ｎと標記し、現在ＯＣ−１２（９９５３．２８ビット／秒）まで、標準化されている。なお、ＯＣ−３は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）のＳＴＭ−１（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ−１）と同じフレーム構成となる。
【０００３】
ところで、一般に、伝送においては、伝送誤りが発生する。これに対し、例えば、ＳＴＭ−１は、図１に示すように、９バイト×９行のセクションオーバヘッド（ＳＯＨ）を有し、そのＳＯＨ中に、Ｂ１バイトとＢ２バイトとにより、誤りの監視を行っている。
例えば、Ｂ１バイトは、ＢＩＰ（ビット・インタリーブ・パリティ）−８を示し、伝送誤りを検出するためのバイトである。伝送データを８ビットずつのグループに分割し、その分割されたグループの１ビット目のパリティを求め、そのパリティをＢ１バイトの１ビット目に挿入し、同じく、分割されたグループの２ビット目のパリティは、Ｂ１バイトの２ビット目に挿入し、分割されたグループの３ビット目のパリティは、Ｂ１バイトの３ビット目に挿入するようにして、分割されたグループの全８ビットについて行う。なお、このフレームのＢ１バイトの値は、直前のフレームから求めた値である。また、ＢＩＰ−８のパリティは、ＥＶＥＮパリティである。
【０００４】
【発明が解決しようとする課題】
ところで、従来のＳＯＮＥＴ又はＳＤＨにおける誤りの検出機能では、単に誤りを検出するのみであるから、伝送品質が劣化しても、訂正することができない。従って、伝送品質が劣化した場合は、他の回線に切り替えて対応していた。
一方、光伝送装置の北米市場は、これまでのＢＯＣ（Ｂｅｌｌ ｏｐｅｒａｔｉｎｇ Ｃｏｍｐａｎｙ）主体からｌＸＣ（Ｉｎｔｅｒ ｅＸｃｈａｎｇｅ Ｃａｒｒｉｅｒ：ＡＴ＆Ｔ、ＭＣＩなどの長距離電話会杜の総称）へ移行しており、長距離伝送のＩＸＣ市場の重要性が増してきている。
【０００５】
しかし、従来のＳＯＮＥＴ又はＳＤＨにおける誤りの検出機能では、例えば、光伝送であっても、回線が長距離になると、伝送路に挿入されたアンプの劣化が無視できなくなり、障害によるラインの切換が頻繁に生じると言う問題がある。また、受信側において、誤り訂正機能の確認を行う場合、伝送中に誤りを発生させる必要がある。そのため、送信側と受信側で対向試験を行う際、伝送路中において擬似的にデータ誤りを発生させ、受信側ではその訂正機能を確認する必要がある。
【０００６】
例えば、図２に減衰器を使用したＦＥＣ機能確認の例を示す。ＰＮ（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）生成回路であるパルス発生器ＰＰＧ（Ｐｕｌｓｅ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）１からの信号を主信号として、送信側ＦＥＣ２で誤り訂正符号を生成して送信し、伝送路中に設けた減衰器３でこの伝送信号を減衰させる。受信側４において、この減衰した信号を受信して誤り訂正を行う。ＦＥＣ誤り訂正符号を用いたことによる、パフォーマンスの向上を確認することができる。
【０００７】
図２の具体化した例を図１７により説明する。パルス発生器ＰＰＧ１からの信号を、送信側５８において、ＦＥＣチェックビットを付加し（５１）、疑似誤りを付加し（５２）、更にＢ２演算を行い、オーバヘッドにそのＢ２値を書き込んで送信する。一方、伝送路中に設けた減衰器３で伝送信号を減衰させ、受信側５９に伝送する。受信側５９では、この減衰した信号を受信して、ＦＥＣ５４で誤り訂正を行い、その誤り数を誤り訂正数カウント５６でカウントする。さらに、受信側では、Ｂ２バイトをチェックし（５５）、回線エラーレートを判断し（５７）、パフォーマンスの向上を確認する。
【０００８】
受信側５９は、Ｂ２パリティをチェックすることでＦＥＣによるエラーレート改善を確認する。しかし、減衰器３を使用したこの試験ではエラーの挿入状態を平均レートでしか制御できないため、ＦＥＣ回路によっては、例えば、ＦＥＣ演算範囲内の３ビット以上の奇数個誤り時はＦＥＣによる誤訂正が発生する可能性があり、エラーディテクター５において、主信号エラーが発生してしまう。
【０００９】
つまり、図１７の構成では、ＦＥＣ実行時に受信側の平均エラーレートが向上することでＦＥＣの効果を確認することになるが、設計通りに誤り訂正動作が行われているかどうかを確認することは困難である。
本発明は、上記問題に鑑みなされたものであり、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方式において、主信号に影響を与えずに、送信側及び受信側の誤り訂正の機能確認をビット毎に且つ容易に行い、送信側及び受信側の誤り訂正の不整合を容易に解消することを目的とするものである。
【００１０】
【課題を解決するための手段】
請求項１に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記フレーム中の誤り訂正用チェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することを特徴とする。
【００１１】
請求項１記載の発明によれば、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方式において、送信側は、前記フレーム中の誤り訂正用チェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することにより、送信側及び受信側の誤り訂正の機能確認を容易に行うことができる。
【００１３】
請求項２に記載された発明は、請求項１の誤り訂正方法において、前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択することを特徴とする。請求項２記載の発明によれば、単一のフレームのみに挿入することにより、受信側において、誤りのカウント等を容易に行うことができる。また、フレーム毎に挿入することにより、実際の状況に近い状態で、誤り訂正の機能確認を行うことができる。
【００１６】
請求項３に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする。
【００１７】
請求項３記載の発明によれば、送信側は、前記ヘッダの未使用領域に、誤り訂正機能の有効／無効情報を挿入して伝送することにより、主信号に影響を与えずに、送信側及び受信側の誤り訂正の不整合を容易に解消することができる。請求項４に記載された発明は、請求項３記載の誤り訂正方法において、受信側において、送信側の誤り訂正機能の有効／無効情報の受信値と受信側の誤り訂正機能の有効／無効状態とを比較・判定し、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することを特徴とする。
【００１８】
請求項４記載の発明によれば、受信側において、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することにより、送信側及び受信側の誤り訂正の不整合を自動的に解消することができる。
【００２１】
請求項５に記載された発明は、請求項４記載の誤り訂正方法において、受信側は、前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする。
【００２２】
請求項５記載の発明によれば、受信側は、誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替えることにより、誤り訂正無効時のデータ遅延時間を短縮することができる。請求項６に記載された発明は、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いて通信を行う伝送装置において、前記フレーム中のチェックビットの任意の位置に、疑似エラーを挿入可能な疑似エラー生成手段を有し、前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする。
【００２３】
請求項７に記載された発明は、請求項６記載の伝送装置において、前記疑似エラー生成手段は、前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択して挿入する手段を有することを特徴とする。
【００２５】
請求項８に記載された発明は、請求項６記載の伝送装置において、誤り訂正機能の有効／無効状態に関して、前記ヘッダの未使用領域に挿入して送信された送信側の誤り訂正機能の有効／無効状態と比較し、誤り訂正機能の有効／無効状態が送信側とミスマッチの場合、誤り訂正機能の有効／無効を自動切換することを特徴とする。
【００２７】
請求項９に記載された発明は、請求項８記載の伝送装置において、前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする。請求項６〜９に記載された発明は、請求項１〜５に記載された誤り訂正方法に用いられる伝送装置を規定したものである。
【００２８】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
なお、本発明の実施の形態を機能又は制御に分けて説明し、その後に、実施例の説明を行う。また、実施の形態及び実施例は、ＳＯＮＥＴで規定されているＳＴＳ−１９２（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｓｉｇｎａｌ ｌｅｖｅｌ １９２）を用いて説明する。
【００２９】
ＳＴＳ−１９２のフレーム構成を図３（Ａ）に示すように、５７６バイト×３ＲｏｗのＳＯＨ（セクションオーバヘッド：Ｓｅｃｔｉｏｎ Ｏｖｅｒ Ｈｅａｄ）、５７６バイト×６ＲｏｗのＬＯＨ（ラインオーバヘッド：Ｌｉｎｅ Ｏｖｅｒ Ｈｅａｄ）及び１６７４０×９ＲｏｗのＳＴＳ−１９２のペイロード（Ｐａｙｌｏａｄ）から構成されている。ＳＴＳ−１９２ペイロードには、ＰＯＨ（パス オーバヘッド：Ｐａｔｈ Ｏｖｅｒ Ｈｅａｄ）が含まれている。ＳＯＨとＬＯＨは、（Ｂ）に示すように、各種制御バイトにより構成されている。ＳＯＨは、各中継点（セクション）で書き換えが行われ、ＬＯＨは末端の伝送装置で終端される。
【００３０】
これらの制御バイトに関して、本発明に関係するバイトについて、簡単に説明する。Ｂ１バイト及びＢ２バイトは、上述したように、誤り監視のためのバイトである。Ｋ１バイトは、端局区間の自動防護切替信号であり、Ｄ１〜Ｄ３バイトは、中継区間用データ通信チャネルであり、Ｄ４〜Ｄ１２バイトは、端局区間用データ通信チャネルである。また、Ｚ２バイトは予備のバイトである。本発明では、そのうちの、幾つかの未使用バイトを用いて、チェックビット等を挿入している。
【００３１】
次に、本発明の説明のために、予め、誤り訂正方式について説明する。本発明の説明における誤り訂正方式は、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）である。例えば、誤り訂正符号は、図４に示すように、ＳＴＳ−１９２のペイロードに対して、誤り訂正を行い、そのチェックビットを未使用のＫ１バイト、Ｄ５バイト及びＺ２バイトに挿入して行う。
【００３２】
より詳細には、図５に示すように、１フレームを３Ｒｏｗ単位で３グループ（ＧＲＰ１〜ＧＲＰ３）に分割してＦＥＣを行う。ＧＲＰ１は、フレーム内のＲｏｗ９、Ｒｏｗ１及びＲｏｗ２で構成し、そのチェックビットは、Ｋ１バイトに挿入される。ＧＲＰ２は、フレーム内のＲｏｗ３〜Ｒｏｗ５で構成し、そのチェックビットは、Ｄ５バイトに挿入される。ＧＲＰ３は、フレーム内のＲｏｗ６〜Ｒｏｗ８で構成し、そのチェックビットは、Ｚ２バイトに挿入される。
【００３３】
また、各ＧＲＰを、それぞれ１６のブロックに分割し、各ブロックの信号に対して、誤り訂正を行う。各ＧＲＰには、１６７０４×３バイトの信号があり、それを１６分割して、３１３２バイトとし、この３１３２バイト毎に、誤り訂正符号化を行い、チェックビットとして、２バイトの信号を得る。従って、各ＧＲＰ毎に、チェックビット信号は、２バイト×１６ブロック＝３２バイト分発生することとなる。
【００３４】
ＧＲＰ１の３２バイトのチェックビットは、＃１６１〜＃１９２（３２個）のＫ１バイトに挿入される。同じく、ＧＲＰ２、３のチェックビットは、＃１６１〜＃１９２のＤ５、Ｚ２バイトに挿入される。
なお、誤り訂正符号としては、例えば、ハミング符号を用いる。その生成多項式Ｇ（Ｘ）は、例えば、
Ｇ（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５ ＋１
である。
【００３５】
これにより、１ビットの誤り検出と訂正及び２ビット以上の偶数誤り検出を行う。
また、各ブロックのバイト単位のデータ列を、ビット毎のデータ列に変換し、さらに、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないようにする。誤り訂正は、変換後のブロックについて行い、誤り訂正後もとのビット配列に戻す。
【００３６】
その結果、変換前の１６ビットまでの連続誤り訂正を行うことができる。
（１）疑似エラー挿入機能について
図６は、疑似エラー挿入機能の原理説明図である。送信側ＦＥＣ演算部１０は、ＳＴＳ−Ｎデータ（主信号データ）に対して、誤り訂正用チェックビット生成を行う。また、疑似エラー生成部１１は、チェックビットに対するエラーを発生させ、ＭＵＸ部１２は、ＳＴＳ−Ｎデータとチェックビットとを多重し、誤り訂正符号が送信される。
【００３７】
図６の如く、送信側でＳＴＳ−Ｎの主信号に対してＦＥＣ演算を行った後、その演算結果の誤り訂正用チェックビットに対して、疑似エラー付加設定信号によりｎビットのエラーを加えて、ＭＵＸ部（多重化装置）１２でＳＴＳ−Ｎの主信号データに多重する。また、この疑似エラー付加設定信号により、ｎビットのエラー数を設定できるため、１ビットの疑似ＦＥＣエラー、又は多数ビットの疑似ＦＥＣエラーを発生させることができる。
【００３８】
次に、エラー付加位置が設定可能な、疑似エラー挿入機能について説明する。図７は、エラー付加位置が設定可能な、疑似エラー挿入機能の原理説明図である。疑似エラー生成部１１以外は、図６と同じである。図７の疑似エラー生成部１１は、ラッチ（ＬＡＴＣＨ）部１６、ＰＧ部１５、デコード（ＤＥＣＯＤＥ）部１７及び排他的論理和回路（ＥＸＯＲ）１８により構成される。
【００３９】
ラッチ部１６は、フレームパルス（Ｆｒａｍｅ Ｐｕｌｓｅ：フレームの先頭位置を示すパルス）を受けて、ＳＴＳ−１９２のデータの誤り訂正ビットに対する疑似エラーの付加位置を示す疑似エラー付加位置設定信号をラッチする。疑似エラー付加位置設定信号は、フレーム毎に、ラッチ部１６にラッチされる。ＰＧ部１５は疑似ＦＥＣエラー付加制御のタイミングを発生するタイミング発生部である。デコード部１７は疑似ＦＥＣエラー付加制御信号のデコード部である。
【００４０】
図７の動作を説明する。疑似エラー生成部１１のラッチ部１６により、疑似エラー付加位置設定信号は、フレームパルスにより、毎フレームの先頭位置でラッチされる。疑似エラー付加位置設定信号は、ＰＧ部１５からのはタイミングで、デコード部１７でデコードされ、そのデコードされた出力信号を、排他的論理和回路１８に印加する。ＰＧ部１５はエラー挿入タイミングを発生させている。
【００４１】
図の回路により、疑似エラー付加位置設定信号は、ＰＧ部１５からのタイミングでデコードされ、この信号でＦＥＣ演算結果（チェックビット）の特定位置のデータを反転（エラー付加）させ、ＳＴＳ−Ｎの主信号データに多重される。
このようにして、疑似エラー付加位置設定信号により任意のチェックビットに対して疑似ＦＥＣエラーを挿入することができる。
【００４２】
次に、疑似エラーの挿入を、単一フレームフレームについて行うか、連続フレームについて行うかの切換機能に関して説明する。
図８は、単一フレーム／連続フレーム切換疑似エラー挿入機能についての原理説明図である。挿入フレーム切替制御部（ＯＮＥ ＳＨＯＴ）２０以外は、図７と同じである。挿入フレーム切替制御部２０は、疑似ＦＥＣエラー付加制御を単一フレームのみ行うか毎フレーム連続して行うかの切替制御部である。
【００４３】
デコード部１７は、疑似エラー付加位置設定信号をＰＧ部１５からのタイミングでデコードする。挿入フレーム切替制御部２０は、このデコードされた疑似エラー付加位置設定信号を、単一フレームのみにエラーを挿入するか、連続フレームにエラーを挿入するかの制御を行う。
図９はその動作を示すタイムチャートである。図９（Ａ）は、単一フレームに疑似エラーを挿入する場合のタイムチャートで、図９（Ｂ）は連続フレームに疑似エラーを挿入する場合のタイムチャートである。
【００４４】
図９（Ａ）の（１）ＳＴＳ−ｎ ＤＡＴＡには、ＳＴＳ−ｎのデータが示されている。フレームパルスは、（２）Ｆｒａｍｅ Ｐｕｌｓｅに示すように、各フレームの先頭位置で、パルスを出力する。（３）ＥＲＲ ＥＮ／ＤＩＳは、誤り訂正機能を付加しているか否かの信号で、ここでは、誤り訂正機能が付加されていることが前提なので、（３）ＥＲＲ ＥＮ／ＤＩＳは、＃１のフレームの時刻ｔ１で、“１”（ＥＮ）とする。また、時刻ｔ１以降の時刻ｔ２で、挿入フレーム切替信号の（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、図９（Ａ）に示すように、“１”（ＥＮ）となった場合を想定する。
【００４５】
（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、“１”（ＥＮ）となった、次のフレーム（ここでは、＃２のフレーム）に、疑似エラーが挿入される。この場合、（５）に示すように、エラー設定データが設定されていても、＃３以降のフレームには、疑似エラーは挿入されない。
一方、図９（Ｂ）に示すように、（４）１Ｓｈｏｔ ＥＮ／ＤＩＳが、“０”（ＤＩＳ）のままの場合は、（３）ＥＲＲ ＥＮ／ＤＩＳが、時刻ｔ１で、“１”（ＥＮ）となれば、その後の、各フレーム（＃２以降のフレーム）に、疑似エラーが挿入される。
【００４６】
これにより、挿入フレーム切替制御信号（ｏｎｅ−Ｓｈｏｔ ＥＮ／ＤＩＳ信号）がＤｉｓａｂｌｅ“０”の時は毎フレーム伝送路上における疑似ＦＥＣエラーを発生することができ、挿入フレーム切替制御信号をＥｎａｂｌｅにすることにより、単一フレームのみに疑似ＦＥＣエラーを発生させることができる。
（２）ＦＥＣ機能の有効／無効の自動切換機能について
ＦＥＣ機能を有する伝送装置では、同時に、このＦＥＣ処理を有効／無効にする切り換え機能を設けている。このような伝送装置問でデータの送受を行う場合には、送信側と受信側で、有効／無効の設定が同じであることが正常動作の条件となる。
【００４７】
もし、送受で設定が異なる場合には、主信号の一部が誤ったデータに書き換えられる可能性がある。つまり、送信側でＦＥＣ無効処理の場合に受信側でＦＥＣ処理を行うと、誤った訂正を主信号にしてしまう可能性がある。例えば、図１０に示すように、Ａ局はＦＥＣ機能を有していないか、又はＦＥＣ機能を有しているが、ＦＥＣ機能を利用していない場合は、Ａ局は受信したデータａｂｃｄをそのまま、出力して、Ｂ局に伝送する。Ｂ局では、受信したデータａｂｃｄをそのまま受信すれば、問題ないところ、誤って、ＦＥＣ機能を利用して信号を受信すると、例えば、ａｂｃＤのようにデータの訂正が行われ、誤ったデータを受信することがある。
【００４８】
各伝送装置では、このような設定のミスマッチが発生しないよう未然に防止すると同時に、もし何らか理由により、装置運用中に設定ミスマッチが発生した場合には、それを早期に発見し、直ちに正常な状態にする必要がある。
装置機能において、これら設定ミスマッチに対する保護機能を有することは、装置の管理及び信頼性の点からも重要である。
【００４９】
ところで、ＦＥＣ機能の有効／無効の自動切換機能は、大きく分けて２つの機能により構成される。つまり、▲１▼ミスマッチの検出と▲２▼ミスマッチ時の設定自動切り換えである。
▲１▼ミスマッチの検出は、▲２▼ミスマッチ時の設定自動切り換え制御を行うための必要となる重要な機能である。その実現に当たっては、まず、送信又は受信側において、相手側の設定状態を判っている必要がある。相手側の設定状態と自分に与えられている設定とを比較することで、その相違を判別することが可能となる。言い換えれば、送信又は受信側において、なんらかの方法による設定情報の受け渡しが必要となる。
【００５０】
ミスマッチの検出のためには、送信側は、受信側に、送信側のＦＥＣ機能の設定状況を受信側に通知する必要がある。例えば、機能実現の容易性及び制御動作の簡単化を考え、送信側の設定情報を主信号のＳＴＳ−Ｎフォーマットの未使用オーバヘッド（Ｏｖｅｒ Ｈｅａｄ）バイトに格納して送信し、受信側において、オーバヘッドから、送信側の設定情報の抽出を行う。
【００５１】
なお、これとは逆に、受信側から送信側へ、受信側のＦＥＣ機能の設定状況を通知する方法又はこの通知を相互に行う方法も考えられる。しかし、装置上の配線の増加や、制御動作の複雑化を招くことになる。
ミスマッチの検出は、送信側において設定されているＦＥＣ機能の有効／無効のステータス情報を、主信号のＳＴＳ−Ｎの未使用オーバヘッドバイトに挿入し、受信側へと送出する。一方受信側では、主信号より抽出した送信側のステータス情報と受信側の設定とを比較し、異なる場合には、ミスマッチと判定する。このとき、受信側で判定に用いる送信側のステータス情報には、伝送路上で発生するエラーによる誤動作やばたつきを防止するため、Ｍ連続の保護をとったものを使用する また判定結果がミスマッチとなった場合には、受信側において、アラームを通知して注意を促すことが可能となる。
【００５２】
次にミスマッチ時の設定自動切り替えについて説明する。ＦＥＣ機能の設定のミスマッチは、送信側が有効のときに受信側が無効、又は送信側が無効のときに、受信側が有効の二通りである。特に、図１０で示したように、後者ではそれによって、正しい主信号データを誤ったデータに書き換えてしまうおそれがある。このため、その影響を最小限におさえるという意味からも自動切り換えが必要となる。
【００５３】
ＦＥＣ機能の設定のミスマッチのとき、自動的に切り換えを行うことにより、ミスマッチの検出後、即時に切り替えを行い、誤った主信号データの書き換えが発生しないようにし、その後アラーム通知と切り換えた結果のステータスを通知することで、管理者に設定異常があることを伝え、正しい設定にするよう促すことが可能となる。
【００５４】
図１１に本発明のＦＥＣ機能の有効／無効の自動切換機能についての原理図を示す。Ａ局３０は、ＦＥＣ機能を無効とし、ＣＰＵ３２（ＦＥＣ機能の有効／無効を設定する装置）が、Ｂ局のＦＥＣ機能を有効と設定している場合について説明する。
Ａ局３０は、データの送信に際して、送信データのオーバヘッド部の、例えば、Ｚ２＃６に送信側のＦＥＣ機能設定状態を書き込む。この場合は、ＤＩＳを書き込んで、Ｂ局３１に送信する。Ｂ局３１は、オーバヘッド部のＺ２＃６に書き込まれた送信側のＦＥＣ機能設定状態を検出し、Ｂ局３１の受信側のＦＥＣ機能設定状態と比較する。この場合、不一致であるので、ＣＰＵ３２ミスマッチを通知、その設定を自動切り替えする。
【００５５】
図１２に、受信側におけるミスマッチの検出結果とＦＥＣ機能の切替制御の対応を示す。図に示すように、送信側がＦＥＣ機能が有効で、かつ受信側のＦＥＣ機能の設定が有効の場合にのみ、受信側のＦＥＣ機能を有効とし、ＣＰＵ３２へ通知を行う。また、送信側と受信側でＦＥＣ機能の有効／無効のミスマッチがあれば、ミスマッチアラームが通知される。
【００５６】
なお、送信側がＦＥＣ機能が有効で受信側のＦＥＣ機能の設定が無効の場合に、受信側のＦＥＣ機能を有効としないのは、受信側にＦＥＣ機能を装備していない場合が有るからである。
（３）ＦＩＦＯバッファの書込み／読出し制御について
受信側では、ＦＥＣ機能を有効とした場合、誤り訂正符号の復号に要する時間を考慮に入れる必要がある。例えば、受信側で、誤り訂正回路として、図１３のような回路を用いた場合を考える。前部データ変換回路（ＦＷＤ ＤＡＴＡ ＣＯＮＶ）４６は、１６ブロック（ＧＲＰ１〜３をそれぞれ１６分割したもの）のビット毎のデータ列を、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないように変換する回路である。また、後部データ変換回路（ＢＷＤ ＤＡＴＡ ＣＯＮＶ）４７は、その逆の変換を行い、もとのビット列に戻す回路である。
【００５７】
誤り訂正回路４９−１〜４９−１６は、誤り訂正演算回路４８とＦＩＦＯバッファ４５とを有し、受信したデータ列を誤り訂正演算回路４８で演算した誤り訂正ビットを、排他的論理和回路５５で主信号と排他的論理和をとり、誤り訂正を行っている。
ところで、図５に示すような、ＦＥＣであれば、ＧＲＰ１の誤り訂正符号は、ＧＲＰ１部分とオーバヘッドのＫ１バイトにより構成されているから、５Ｒｏｗ分の長さにわたって信号が存在する。従って、受信側では、ＦＩＦＯバッファ４５からの出力と誤り訂正演算回路４８からの出力の同期をとるために、ＦＩＦＯバッファの書込み／読出しを制御する必要がある。
【００５８】
また、一般的に、図５に示すようなＦＥＣでなくても、誤り訂正演算回路４８において、処理時間を要するので、ＦＩＦＯバッファの書込み／読出しを制御する必要がある。
一方、ＦＥＣにおける主信号の遅延の規格（ＦＥＣのＦＥＣ機能の無効時：２０μＳ、ＦＥＣ機能の有効時：１５０μＳ）を満たすた必要がある。
【００５９】
そこで、本発明では、ＦＥＣ機能の有効／無効の設定に応じて、受信側に設けたＦＩＦＯからの読み出しタイミングを切替えて、主信号の遅延量を制御する。図１４はＦＩＦＯ書込み／読出し制御部のブロック構成図であり、ＦＥＣの有効時のデータ遅延をΔｔとした場合について記載している。図中、ＦＩＦＯ制御部４０はＦＩＦＯ４５の書込み／読出し切替えやＦＩＦＯ４５への書込み／読出し禁止の制御部である、書込み用アドレスカウンタ部４１はＦＩＦＯ４５への書込みアドレス生成部である。読出し用アドレスカウンタ部４３はＦＩＦＯ４５からの読出しアドレス生成部で、ＦＥＣ機能の有効／無効（ＦＥＣ ＥＮ／ＤＩＳ）設定により、カウンタヘのロード条件を切替える。読出しアドレスカウンタ追従タイミング生成部４２はＦＥＣ機能の有効時に読出しアドレスカウンタ値を”０”にロードするタイミング生成部である。ＦＩＦＯ書込み／読出しアドレス切替部４４は、書込みアドレスと読出しアドレスの切替部である。
【００６０】
図１５はＦＥＣ機能の有効時のＦＩＦＯ書込み／読出し制御の原理を示すタイムチャートである。ＦＥＣ機能の有効時はＦＥＣ機能の有効／無効（ＦＥＣ ＥＮ／ＤＩＳ）切替信号により、書込みアドレスカウンタがΔｔ時に読出し用アドレスカウンタ部４３に０００ｈをロードするよう制御し、書込み／読出し間のオフセット値がΔｔアドレスとなるようにする。
【００６１】
従って書込みされた主信号データはΔｔアドレス後に読出されて出力される。図１６は、ＦＥＣ機能の無効時のＦＩＦＯ書込み／読出し制御の原理を示すタイムチャートである。ＦＥＣ機能の無効時は常に書込みアドレスカウンタ値を読出しアドレスカウンタにロードすることで書込み／読出し間のオフセット値を０アドレスとする。
【００６２】
従って書込みされた主信号データはすぐに読出されて出力され、データ遅延を最小限にとどめることができる。
【００６３】
【実施例】
（１）疑似エラー挿入機能によるパフォーマンス向上確認について
先に図１７により説明した、減衰器を使用した場合のＦＥＣによるパフォーマンス向上確認の例では、エラーの挿入状態を平均レートでしか制御できないため、ＦＥＣ回路によっては、例えば、ＦＥＣ演算範囲内の３ビット以上の奇数個誤り時はＦＥＣによる誤訂正が発生する可能性があり、エラーディテクターで、主信号エラーが発生してしまうという問題があった。
【００６４】
そこで、ＦＥＣ機能が主信号に悪影響を及ぼしていないかの確認及びＦＥＣ機能が設計通り動作しているかの確認ができる本発明の実施例を次に説明する。
図１８は、誤り挿入機能を使用したＦＥＣ機能確認の実施例である。
送信側６８は、ＦＥＣチェックビット付加回路６１、疑似誤り付加回路６２及びＢ２演算回路６３を有し、パルス発生器ＰＰＧ１からの信号に、ＦＥＣチェックビットを付加し、疑似誤りを付加し、更にＢ２演算を行って、オーバヘッドにそのＢ２値を書き込んで送信する。受信側６９は、ＦＥＣで誤り訂正回路６４、Ｂ２バイトチェック回路６５、誤り訂正数カウント６６及び回線エラーレート判断回路６７を有し、ＦＥＣ６４で誤り訂正を行い、その誤り数を誤り訂正数カウント６６でカウントしてＦＥＣ機能確認を行い、Ｂ２バイトチェック回路６５でＢ２バイトをチェックし、回線エラーレート判断回路６７で回線エラーレートを判断している。
【００６５】
本実施例では、主信号を通し、エラーディテクター５にてエラーフリー状態を確認した上で送信側６８からエラー挿入設定を行ない、ＦＥＣのチェックビットに疑似エラーを挿入する。受信側６９では誤り検出／訂正を行い、その数をカウントし、挿入したエラー数と比較することで送信側６８で挿入したエラーが確実に訂正されたことを確認する。また、その時にエラーデイテクター５にて主信号エラーが発生しないことを確認し、主信号への影響の有無が確認できる。本確認を行った上で図１７のパフォーマンス向上を確認すればＦＥＣ機能をすべて確認できる。
（２）、送受間のＦＥＣステータス比較判定について
図１９は、送受間のＦＥＣステータス比較判定の実施例である。
【００６６】
送信側７１は、主信号をＦＥＣ訂正符号化を行い、さらに、ＦＥＣステータス情報を多重するＦＥＣステータス情報多重部７３とＦＥＣステータス情報を挿入する位置であるＺ２＃６のタイミングを通知するＰＧ部７４から構成されている。また、受信側７２は、受信した信号をＦＥＣ訂正を行い主信号を出力するＦＥＣ回路７６、ＦＥＣステータス情報を検出するＦＥＣステータス情報受信部７７、ＦＥＣステータス情報を挿入する位置であるＺ２＃６のタイミングを通知するＰＧ部７９及びＺ２＃６の受信情報と受信側の設定情報とを比較し判定するＦＥＣステータス情報比較＆判定部８０から構成されている。
【００６７】
送信側７１では、未使用オーバヘッドの１つであるＺ２＃６バイトに送信側のＦＥＣ機能の有効／無効情報を書き込む。Ｚ２＃６バイトには、ＦＥＣ機能の有効時は、ＡＡ（ｈ）、無効時はＦＦ（ｈ）又は００（ｈ）を挿入して主信号に多重して伝送路に送出する。ＦＦ（ｈ）又は００（ｈ）のいずれかを、選択的に、送信できるように設定してもよい。
【００６８】
受信側７２では、受信データからＺ２＃６バイトを抽出し、ＡＬＬ１ ＯＲ ＡＬＬ０ ３連続検出部７８により、ＦＦ（ｈ）又は００（ｈ）の３連続を検出し、その結果をＦＥＣステータス情報比較＆判定部８０に送出する。
また、受信側７２のＦＥＣ設定状態もＦＥＣステータス情報比較＆判定部８０に渡して受信データとの比較を行ない、その結果によって受信側のＦＥＣ設定を切替えるとともにその結果を現在の受信側のＦＥＣ状態として監視制御系に通知（例えば、ＦＥＣステータス通知等）する。
【００６９】
また、受信データ（Ｚ２＃６）と受信側のＦＥＣ設定が不一致の場合はＦＥＣミスマッチと判断して同様に監視制御系に通知（例えば、ＦＥＣミスマッチアラーム通知等）する。
（３）ＦＥＣ機能の有効／無効の自動切換機能について
図２０に受信側のＦＥＣステータス情報比較＆判定の例を示す。受信側の「ＦＥＣ動作」の欄が「○」の場合に、受信側のＦＥＣ機能を有効にし、「×」の場合は、受信側のＦＥＣ機能を無効にすることを示している。
【００７０】
送信側７１の設定は、ＦＥＣ機能の有効／無効をＥＮ／ＤＩＳで表している。設定情報は、オーバヘッドのＺ２＃６バイトに挿入する。ＦＥＣ機能の有効時は、Ｚ２＃６バイトにＡＬＬ“０”又はＡＬＬ“１”を挿入する。送信側で、ＡＬＬ“０”又はＡＬＬ“１”を選択することができる。ＦＥＣ機能の無効時は、Ｚ２＃６バイトに“１０１０１０１０”を挿入する。
【００７１】
受信側７２では、受信側のＦＥＣ機能の有効／無効（ＥＮ／ＤＩＳ）の設定と受信データのＺ２＃６バイトの内容とをＦＥＣステータス情報比較＆判定部８０で比較・判定する。
ところで、受信側７２では、伝送誤りの結果、Ｚ２＃６バイトとして、ＡＬＬ“０”、ＡＬＬ“１”又は“１０１０１０１０”信号以外の信号が受信される。そこで、送信側のＺ２＃６の入力状態として、安全のため、ＡＬＬ“０”、ＡＬＬ“１”及び“１０１０１０１０”以外の信号に区分して判定している。また、ＡＬＬ“０”又はＡＬＬ“１”の３連続を検出したとき、ＡＬＬ“０”又はＡＬＬ“１”を受信したものとして、誤動作を避けている。
【００７２】
このようにして自動で受信側のＦＥＣ設定を切替えられ、送受問の設定ミスも自動識別することができる。
（４）書込み／読出し制御について
図２１はＦＩＦＯ書込み／読出し制御の実施例である。図１４に対して、より具体的（例えば、Δｔが“５４７ｈ”である点、ＦＩＦＯバッファが、３２ビット×１３６０ワードである点等）に表現したものである。
【００７３】
図２２はＦＥＣ機能の有効（ＦＥＣのＥｎａｂｌｅ）時における図２１の動作を示すタイムチャートである。
ＦＥＣの有効時はＦＥＣのＥＮ／ＤＩＳ切替信号により、書き込みアドレスカウンタが５４６ｈ時に毎回読みだしアドレスカウンタに０００ｈをロードするよう制御し、書込み／読出し間のオフセット（ＯＦＦＳＥＴ）値を１３５０アドレスとする。
【００７４】
従って書き込まれた主信号データは１３５０アドレス後（６９．４８μｓ後）に読みだされて出力される。１９．４４ＭＨＺ で１３５０アドレス分の時間を考慮するとデータがＦＩＦＯに書き込まれてから、読みだされるまでの時間は、６９．４８μＳ（５ＲＯＷ分に相当）となり、１５０μＳ以下という規格を満足する。
【００７５】
第２３図はＦＥＣ機能の無効（ＦＥＣのＤｉｓａｂｌｅ）時における第２１図の動作を示すタイムチャートである。
ＦＥＣ機能の無効時は常に書き込みアドレスカウンタ値を読みだしアドレスカウンタにロードすることで書込み／読出し間のオフセット値を０アドレスとする。
【００７６】
従って、書き込まれた主信号データはすぐに読みだされて出力される。データがＦＩＦＯに書き込まれてから、読みだされるまでの時間は、３８．５８ｎＳ（３クロック／７７．７６ＭＨＺ ）＜２０μＳであり、規格を満足する。
（５）パフォーマンス向上確認に用いられる送信側回路について
図２４に疑似エラー挿入機能によるパフォーマンス向上確認に用いられる送信側回路を示す。
【００７７】
送信側回路は、前部変換回路（ＦＷＤ ＤＡＴＡ ＣＯＮＶ）９０、後部変換回路（ＢＷＤ ＤＡＴＡ ＣＯＮＶ）９１及び誤り訂正回路９２−１〜１６から構成されている。
前部変換回路９０及び後部変換回路９１は、図１３の前部変換回路４６及び後部変換回路４７と同じ機能を有し、前部データ変換回路９０は、１６ブロック（ＧＲＰ１〜３をそれぞれ１６分割したもの）のビット毎のデータ列を、各１６のブロック間でビットの入れ替えを行い、変換前の同じブロックのビットは、変換後の同じブロックに存在しないように変換する回路である。また、後部データ変換回路９１は、その逆の変換を行い、もとのビット列に戻す回路である。
【００７８】
誤り訂正回路９２−１〜１６は、各ブロック（１６ブロック）毎に、同じ回路を有し、誤り訂正演算回路（８ｐａｒａｌｌｅｌ ｓｙｎｄｒｏｍｅ ｒｅｇｉｓｔｅｒ ｆｏｒ （２５０７２、２５０５６）ｓｈｏｒｔｅｄ Ｈａｍｍｉｎｇ ｃｏｄｅ）９４、レジスタ（ＲＥＧ）９５、疑似ＦＥＣエラー挿入部（ＴＥＳＴ ｆｕｎｃｔｉｏｎ）９６及びＭＵＸ部（８ｐａｒａｌｌｅｌ ＣＲＣ ｃｏｄｅ ＭＵＸ）９７から構成されている。
【００７９】
なお、誤り訂正演算回路９４には、演算のリセットのタイミングを知らせる▲１▼Ｃａｌｃ ｒｅｓｔ ｔｉｍｉｎｇ信号及び演算回路を有効化するタイミングを示す▲２▼Ｃａｌｃ ＥＮ ｔｉｍｉｎｇ信号が印加されている。また、レジスタ９５には、レジスタ９５にラッチするタイミングを与える▲３▼Ｃａｌｃ Ｌａｔｃｈｔｉｍｉｎｇ信号が印加され、疑似ＦＥＣエラー挿入部９６には、ブロックの１６ビットデータのどの位置を反転するかを指定する信号▲４▼ＢＩＴＩＮＶ信号、ペイロードを３分割したＰＲＧの内どのＲＰＧを選択するかを示す▲５▼ＲＯＷＳＥＬ信号、Ｋ１バイトのタイミングを示す▲６▼Ｋ１ ｔｉｍｉｎｇ信号、Ｄ５バイトのタイミングを示す▲７▼Ｄ５ ｔｉｍｉｎｇ信号、Ｚ２バイトのタイミングを示す▲８▼Ｚ２ ｔｉｍｉｎｇ信号、チェックビットを反転するブロック（１〜１６）を選択する▲９▼ＢＬＫＳＥＬＥＮ信号が印加されている。さらに、ＭＵＸ部９７には、多重するタイミングを示すＣＲＣ ＭＵＸ ｔｉｍｉｎｇ信号及びＦＥＣ機能の有効／無効を示すＦＥＣ ＤＩＳ／ＥＮ信号が印加されている。
【００８０】
８ビットパラレルの主信号は、前部変換回路９０を経て、誤り訂正演算回路９４及びＭＵＸ部９７に印加される。誤り訂正演算回路９４で主信号は、誤り訂正演算が行われ、その演算結果がレジスタ９５に蓄積される。疑似ＦＥＣエラー挿入部９６において、演算結果のチェックビットに疑似エラーが挿入され、ＭＵＸ部９７において、主信号と誤り訂正のチェックビットが多重化されて、後部変換回路９１に出力される。
【００８１】
図２５に、タイミングチャートを示す。図２５には、上から順に、チェックビットを反転するブロックを選択するＢＬＫＳＥＬＥＮ信号、オーバヘッド信号、クロック（ＭＣＫ７８）、Ｋ１タイミング（Ｋ１ＴＩＭ）信号、Ｄ５タイミング（Ｄ５ＴＩＭ）信号、Ｚ２タイミング（Ｚ２ＴＩＭ）信号、１６ビットのどの位置を反転するかを指定する信号（ＢＩＴＩＮＶ）信号、どのＧＲＰを選択するかの信号ＲＯＷＳＥＬ（００、０１、１０で選択する）信号が記載されている。なお、ＲＯＷＳＥＬ信号により、図に示すように、ＧＲＰの一つ、二つ又は三つのいずれかのＧＲＰの信号に疑似エラー信号が挿入される。
【００８２】
誤り訂正符号のチェックビットの内、ＲＯＷＳＥＬ信号で指定されたＧＲＰの、ＢＬＫＳＥＬＥＮ信号で選択されたブロックの、ＢＩＴＮＶ信号で指定されたビット位置のビットが反転される。
なお、上記実施の形態及び実施例の説明では、ＳＯＮＥＴで規定されているＳＴＳ−１９２を例にして説明したが、本発明は、ＳＴＳ−１９２に限ることなく、制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信に適用することができる。
【００８３】
また、上記実施の形態では、誤り訂正符号として、ハミング符号の例について説明したが、本発明は、ハミング符号に限らず、任意の誤り訂正符号が適用できる。
本発明により、送信側に誤り発生機能を有することにより、受信側の単一誤り訂正数と個数個誤り検出数の通知機能と合わせて、送信側と受信側の対向試験によりＦＥＣ機能確認が容易に行なえる。また、顧客が気づく前に伝送路の障害を修復することが可能となる。
【００８４】
さらに、本発明のＦＥＣを装備することにより長距離伝送における各アンプでのノイズによるＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）の劣化を抑圧することができる。また、ＳＤ（Ｓｉｇｎａｌ Ｄｅｇｒａｔｅ：Ｂ２ ＭＩＮ ＥｒｒｏｒのＢＥＲが１×１０−５〜１０−９）による切替の発生回数を減らすことができる。
【００８５】
また、本発明のＦＥＣ機能確認によれば、受信側の訂正機能を確認する際、送信側で疑似エラーを発生させるため、送信側対受信側の対向試験によりＦＥＣ機能確認を容易に行える。これは、訂正機能試験時に、伝送路中にエラーを発生させる装置を用いる必要がなく、正確な訂正機能試験が行えるため、効率的で高品質な試験を可能とする。
【００８６】
また、未使用オーバヘッド領域に多重している誤り訂正用チェックビットに対して疑似エラーを発生させるため、誤って疑似エラーを発生させた場合においても主信号データ領域の品質を損ねることはない。
また、チェックビットの任意の位置に、前記疑似エラーを挿入することができるので（各１６ブロックの各１６のチェックビットの任意の位置に挿入可能なので）、細かな誤り試験を行うことができる。
【００８７】
また、本発明のＦＥＣ機能の有効／無効の自動切換機能によれば、受信側において、ＳＴＳ−Ｎの未使用オーバヘッドバイトに挿入された送信側のＦＥＣ機能のステータス情報の受信値とＣＰＵからの設定状態とで受信側のステータスを判定し、ＦＥＣ機能の有効／無効を自動切り換えするため、設定ミスによる装置不具合を容易に防止でき、装置信頼性を向上させることができる、
本発明のＦＩＦＯバッファの書込み／読出し制御によれば、ＦＥＣ実行時に発生する信号Ｄｅｌ ａｙ（約７０μＳ）をＦＥＣ未実行時に約３９ｎｓにまで短縮することができ、規格（２０μＳ）を十分に満足することができる。更に本方式はＦＩＦＯからの読み出しタイミングを切替えているだけであるため、ＦＥＣ実行時と未実行時とでデータ信号を物理的に切替える必要がなく、設計時タイミング設計が容易である。
【００８８】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項１記載の発明によれば、ヘッダとペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、送信側は、前記フレーム中のチェックビットの任意の位置に、疑似エラーを挿入可能とし、受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することにより、送信側及び受信側の誤り訂正の機能確認を容易に行うことができる。
【００８９】
請求項２記載の発明によれば、単一のフレームのみに挿入することにより、受信側において、誤りのカウント等を容易に行うことができる。また、フレーム毎に挿入することにより、実際の状況に近い状態で、誤り訂正の機能確認を行うことができる。
【００９１】
請求項３記載の発明によれば、送信側は、前記ヘッダの未使用領域に、誤り訂正機能の有効／無効情報を挿入して伝送することにより、主信号に影響を与えずに、送信側及び受信側の誤り訂正の不整合を容易に解消することができる。請求項４記載の発明によれば、受信側において、誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することにより、送信側及び受信側の誤り訂正の不整合を自動的に解消することができる。
【００９３】
請求項５記載の発明によれば、受信側は、誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替えることにより、誤り訂正無効時のデータ遅延時間を短縮することができる。
【００９４】
請求項６〜９記載の発明によれば、請求項１〜５に記載された誤り訂正方法に適した伝送装置を提供することができる。
【図面の簡単な説明】
【図１】ＳＴＭ−１セクションオーバヘッドを説明するための図である。
【図２】減衰器を使用したＦＥＣ機能確認を説明するための図である。
【図３】ＳＴＳ−１９２のフレームフォーマットである。
【図４】ＳＴＳ−１９２のフレームにおけるＦＥＣを行う範囲を説明するための図である。
【図５】ＳＴＳ−１９２のフレームの分割とチェックビットの関係を説明するための図である。
【図６】疑似エラー挿入機能の原理説明図である。
【図７】エラー付加位置が設定可能な疑似エラー挿入機能の原理説明図である。
【図８】単一フレーム／連続フレーム切替え疑似エラー挿入機能原理説明図である。
【図９】挿入フレーム切替制御動作を示すタイムチャートである。
【図１０】送受間でＦＥＣ設定がミスマッチ時のエラー発生を示す図である。
【図１１】ＦＥＣ機能の有効／無効の自動切り換えの原理説明図である。
【図１２】受信側におけるＦＥＣステータスミスマッチの検出結果とＦＥＣ制御自動切替え対応を示す図である。
【図１３】受信側のＦＩＦＯバッファの位置を説明するための図である。
【図１４】ＦＩＦＯ書込み／読出し制御部のブロック構成図である。
【図１５】ＦＥＣのＥｎａｂｌｅ時のＦＩＦＯ書込み／読出しの原理を示すタイムチャートである。
【図１６】ＦＥＣのＤｉｓａｂｌｅ時のＦＩＦＯ書込み／読出しの原理を示すタイムチャートである。
【図１７】減衰器を使用してのＦＥＣによるパフォーマンス向上確認の従来例である。
【図１８】本発明の誤り挿入機能を使用したＦＥＣ機能確認の実施例である。
【図１９】送受問のＦＥＣステータス比較判定方式の実施例である。
【図２０】受信側におけるＦＥＣステータス比較判定の実施例である。
【図２１】ＦＩＦＯ書込み／読出し制御の実施例である。
【図２２】ＦＥＣのＥｎａｂ１ｅ時におけるＦＩＦＯ読出し制御の実施例の動作を示すタイムチャートである。
【図２３】ＦＥＣ Ｄｉｓａｂｌｅ時におけるＦＩＦＯ読出し制御の実施例の動作を示すタイムチャートである。
【図２４】疑似エラー挿入機能によるパフォーマンス向上確認に用いられる送信側回路を説明するための図である。
【図２５】図２２を説明するためのタイムチャートである。
【符号の説明】
１ ＰＰＧ
２ 送信側ＦＥＣ
３ 減衰器
４ 受信側ＦＥＣ
５ エラーデテクター
１０ 送信側ＦＥＣ演算部
１１ 疑似エラー生成部
１２ ＭＵＸ部
１５ ＰＧ部
１６ ラッチ部（ＬＡＴＣＨ）
１７ デコード部（ＤＥＣＯＤＥ）
１８ 排他的論理和回路（ＥＸＯＲ）
２０ 挿入フレーム切替制御部（ＯＮＥ ＳＨＯＴ）
３０ Ａ局
３１ Ｂ局
３２ ＣＰＵ
４０ ＦＩＦＯ制御部
４１ 書込み用アドレスカウンタ
４２ 読出しアドレスカウンタ追従タイミング生成部
４３ 読みだしアドレスカウンタ
４４ ＦＩＦＯ 書込み／読出しアドレス切替部
４５ ＦＩＦＯバッファ
４６、９０ 前部変換回路
４７、９１ 後部変換回路
４８ 誤り訂正演算回路（受信側）
４９−１〜１６ 誤り訂正回路（受信側）
５１、６１ ＦＥＣチェックビット付加回路
５２、６２ 疑似誤り付加回路
５３、６３ Ｂ２演算回路
５４、６４ ＦＥＣ
５５、６５ Ｂ２バイトチェック回路
５６、６６ 誤り訂正数カウント
５７、６７ 回線エラーレート判断回路
７１ 送信側
７２ 受信側
７３ ＦＥＣステータス情報多重部
７４ ＰＧ部
７６、７９ ＦＥＣ回路
８０ ＦＥＣステータス情報比較＆判定部
９２−１〜１６ 誤り訂正回路（送信側）
９４ 誤り訂正演算回路（送信側）
９５ レジスタ
９６ 疑似ＦＥＣエラー挿入部
９７ ＭＵＸ部
Claims (9)
- 制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、
送信側は、前記フレーム中の誤り訂正用チェックビットの任意の位置に、疑似エラーを挿入可能とし、
受信側は、前記誤り訂正用チェックビットに基づいて誤り訂正を行い、誤り訂正数をカウントし、挿入した疑似エラー数を比較することを特徴とする誤り訂正方法。 - 前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択することを特徴とする請求項１記載の誤り訂正方法。
- 制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いた通信における誤り訂正方法において、
送信側は、前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする誤り訂正方法。 - 受信側において、送信側の誤り訂正機能の有効／無効情報の受信値と受信側の誤り訂正機能の有効／無効状態とを比較・判定し、
誤り訂正機能の有効／無効状態に関して送信側と受信側とがミスマッチの場合、受信側の誤り訂正機能の有効／無効を自動切換することを特徴とする請求項３記載の誤り訂正方法。 - 受信側は、前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする請求項４記載の誤り訂正方法。
- 制御用データが含まれるヘッダと伝送される実データが含まれるペイロードとにより構成されるフレームを用いて通信を行う伝送装置において、
前記フレーム中のチェックビットの任意の位置に、疑似エラーを挿入可能な疑似エラー生成手段を有し、
前記ヘッダの未使用領域に、誤り訂正を行っているか否かを示す誤り訂正機能の有効／無効情報を挿入して伝送することを特徴とする伝送装置。 - 前記疑似エラー生成手段は、前記疑似エラーを単一のフレームのみに挿入するか、又はフレーム毎に挿入するかを選択して挿入することを特徴とする請求項６記載の伝送装置。
- 誤り訂正機能の有効／無効状態に関して、前記ヘッダの未使用領域に挿入して送信された送信側の誤り訂正機能の有効／無効状態と比較し、誤り訂正機能の有効／無効状態が送信側とミスマッチの場合、誤り訂正機能の有効／無効を自動切換することを特徴とする請求項６記載の伝送装置。
- 前記誤り訂正機能の有効／無効の切替えに連動して、データ書込みタイミングに対する読み出しタイミング位置を切替え、誤り訂正無効時のデータ遅延時間を短縮することを特徴とする請求項８記載の伝送装置。
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