JP4722457B2

JP4722457B2 - Ｃａｎシステム

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Publication number: JP4722457B2
Application number: JP2004321797A
Authority: JP
Inventors: 俊之上村; 靖之井上
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-11-05
Filing date: 2004-11-05
Publication date: 2011-07-13
Anticipated expiration: 2024-11-05
Also published as: US20080183835A1; JP2006134029A; US20100313080A1; US20060101317A1; US7958438B2; US7373577B2; US8001453B2

Description

この発明は、車両等の内部に配設された複数の電気制御ユニット間における送受信を司るＣＡＮ（Controller Area Network）システムに関し、特に、通信品質の評価を簡易に行えるＣＡＮシステムに関する。

近年では、自動車内部や医療機器内部には様々な電気制御ユニット（ＥＣＵ：Electric Control Unit）が配設されている。そして、各ユニット間における情報の送受信は、ＬＡＮ（Local Area Network）の一種たるＣＡＮシステムにより制御されている。

車両や医療機器においては、動作の安全性確保が最優先される。そのため、ＣＡＮシステムでは、誤り訂正やエラー発生防止に力点が置かれ、各ユニット間での通信品質の確保が最重視されている。

なお、この出願の発明に関連する先行技術文献情報としては次のものがある。

特開２００３−２４４７７９号公報特開２００３−２２９８７５号公報

従来のＣＡＮシステムにおいては、通信品質の評価に当たり、以下のような問題があった。

すなわち、ＣＡＮシステム内の各ＥＣＵがエラーデータの認識を行うか否かの通信品質評価を行う場合、ＣＡＮシステム内の通信バス上に、故意にエラーデータを発生させる必要がある。このエラーデータの発生は、再現可能な妨害を通信バス上に発生させることが可能なハードウェアを通信バスに接続して行っていた。このようなハードウェアの具体例として、例えばｖｅｃｔｏｒ社の“ＣＡＮｓｔｒｅｓｓＤ”や“ＣＡＮｓｔｒｅｓｓＤＲ”といった製品がある。

しかしながら、このようなハードウェアを用いた通信品質評価では、通信信号中の想定位置にエラーデータを正確に発生させることができない場合があった。例えばＩＳＯ１１８９８（いわゆるＣＡＮ−クラスＣ）の場合、１２５ｋｂｐｓ（kilo-bit per second）乃至１Ｍｂｐｓ（Mega-bit per second）の通信速度が規定されているが、上記のハードウェアでは、エラーデータの挿入タイミングの遅延を防ぐために、１２５ｋｂｐｓまでの通信速度にしか対応しておらず、最速の１Ｍｂｐｓの通信速度には対応していなかった。よって、上記のようなハードウェアによる通信品質評価では、１Ｍｂｐｓの通信速度で動作する場合のエラーデータ発生および通信品質評価を正確に行うことはできなかった。

また、自己診断プログラムを起動させる場合にも問題がある。

例えばＣＡＮシステムを採用する自動車においては一般的に、マイクロコンピュータ内の固定記憶装置に自己診断プログラムが搭載されていることが多い。自動車内部に搭載した半導体装置が長期間の使用により劣化して動作不良を起こす場合に、動作異常の検出を行うためである。

自己診断プログラムでは一般的に、送信した通信データを自らが受信するループバックモードが採用されている。ループバックモードでは、送信および受信が正常になされる通信が想定されているため、正常な通信に関する回路の欠陥を検査することは可能であった。しかし、ループバックモードにおいては、エラーデータを含んだ通信を想定してはおらず、エラーデータを含んだ通信の評価を行うことはできなかった。そのため、エラー検出処理に関する回路（＝エラーマネジメント回路）自体が欠陥を有していないかどうかの検査を行うことはできなかった。

この発明は上記の事情に鑑みてなされたもので、ＣＡＮ用バスに外付けするエラーデータ発生用ハードウェアを必要とせずにエラーデータを発生可能なＣＡＮシステム、および、ループバックモードにおいても、エラーデータを含んだ通信の評価を行うことが可能なＣＡＮシステムを提供することを目的とする。

本発明は、ＣＡＮ（Controller Area Network）用バスと、前記ＣＡＮ用バスにそれぞれ接続された複数のＥＣＵ（Electric Control Unit）とを備えたＣＡＮシステムであって、前記複数のＥＣＵのうち少なくとも一つは、受信データに対してはＣＡＮのプロトコルに則ってデータ形式の解釈処理を行い、送信データに対してはＣＡＮのプロトコルに則ってデータ形式の調製処理を行うプロトコル処理部と、エラーデータの属性に関するエラーデータ情報を記憶するレジスタと、前記受信データに含まれた受信メッセージデータ、および、前記送信データに含ませる送信メッセージデータを保持可能なメッセージ処理部と、前記受信データにエラーデータが含まれているか否かを検出可能なエラーマネジメント回路とを有し、前記プロトコル処理部は、前記エラーデータ情報に基づいて、前記受信データまたは前記送信データ内に前記エラーデータを含ませ、前記エラーデータ情報には、前記受信データ中の前記エラーデータの挿入位置の情報、前記エラーデータのビット幅の情報、および、前記エラーデータのデータ値の情報が含まれ、前記プロトコル処理部は、前記受信データを受けて、前記受信データのうち前記解釈処理を行う位置が前記エラーデータの前記挿入位置に到達したときに、前記受信データを、前記ビット幅および前記データ値を有する前記エラーデータに差し替えて、前記エラーマネジメント回路に出力することにより、前記エラーデータを前記受信データ内に含ませる受信データ制御部を有するＣＡＮシステムである。

本発明によれば、プロトコル処理部は、エラーデータ情報に基づいて、受信データまたは送信データ内にエラーデータを含ませる。よって、ＥＣＵ内部にてエラーデータを受信データ中に含ませることができるので、ＣＡＮ用バスに外付けするエラーデータ発生用ハードウェアを必要としない。これにより、例えばＩＳＯ１１８９８の場合には、最速の１Ｍｂｐｓの通信速度でエラーデータ発生および通信品質評価を正確に行うことが可能となる。また、ＥＣＵ内部にてエラーデータを送信データ中に含ませることができるので、ループバックモードにおいてエラーデータを含んだ通信を行うことができる。よって、ループバックモードにおいてエラーマネジメント回路が正しくエラー検出できるかどうかをテストすることにより、エラーマネジメント回路自体が欠陥を有しないかどうかの検査を行うことが可能となる。また、受信データを、ビット幅およびデータ値を有するエラーデータに差し替えて、エラーマネジメント回路に出力するので、受信データ中の所望の位置にエラーデータを正確に発生させて、エラーマネジメント回路にてエラーデータを検出可能か否か検証することができる。

＜実施の形態１＞
本発明は、ＥＣＵ内のＣＡＮコントローラにおいて、プロトコル処理部と、エラーデータの属性に関するエラーデータ情報を記憶するレジスタとを設け、プロトコル処理部が、エラーデータ情報に基づいて受信データまたは送信データ内にエラーデータを含ませることが可能なＣＡＮシステムである。

図１は、本発明に係るＣＡＮシステムの構成を示す図である。このＣＡＮシステムは、ＣＡＮ用バスＢ１，Ｂ２と、ＣＡＮ用バスＢ１，Ｂ２にそれぞれ接続された複数の電気制御ユニット（ＥＣＵ：Electric Control Unit）Ｕ１〜Ｕ５と、各ユニットＵ１〜Ｕ５ごとに設けられ、それぞれ対応するユニットに動作クロックＣＫを与えるクロックジェネレータＣＧ（図１ではユニットＵ１に対応するもののみを表示）とを有している。

なお、各ユニットＵ１〜Ｕ５はそれぞれ、例えばＡＢＳ（Anti-lock Brake System）制御ユニットや変速機制御ユニット、電子制御燃料噴射ユニットなどである。ここではＵ１〜Ｕ５の５個しかユニットを示していないが、もちろん、より多数のユニットがこのＣＡＮシステムに含まれていてもよい。

また、ＣＡＮ用バスはＢ１，Ｂ２と二本存在するが、これら二本の間の電位差が、各電気制御ユニットＵ１〜Ｕ５からの送信データおよび各電気制御ユニットＵ１〜Ｕ５への受信データの信号値となる。なお、ＣＡＮ用バスＢ１，Ｂ２の両端はそれぞれ、終端抵抗ＴＭ１，ＴＭ２により接続されている。

各ユニットＵ１〜Ｕ５はいずれも同様の構成を有するが、ここではユニットＵ１を例にとって、ユニットの内部構成につき説明する。

ユニットＵ１は、ローカルＣＰＵ（Central Processing Unit）１００、ＣＡＮコントローラ１０１、およびトランシーバー１０２を有している。ＣＡＮコントローラ１０１は、ローカルＣＰＵ１００からの制御信号Ｓｔに基づいて、ＣＡＮ用バスＢ１，Ｂ２への送信データＣＴｘの送り出し、および、ＣＡＮ用バスＢ１，Ｂ２からの受信データＣＲｘの受け入れを司る制御装置である。トランシーバー１０２は、ＣＡＮコントローラ１０１からの送信データＣＴｘを、ＣＡＮ用バスＢ１への信号ＣＡＮ＿ＨとＣＡＮ用バスＢ２への信号ＣＡＮ＿Ｌとに変換し、また、ＣＡＮ用バスＢ１，Ｂ２からの信号ＣＡＮ＿ＨおよびＣＡＮ＿Ｌを、ＣＡＮコントローラ１０１へと与える受信データＣＲｘに変換するための装置である。なお、ローカルＣＰＵ１００、ＣＡＮコントローラ１０１、トランシーバー１０２の各々には、動作クロックＣＫが与えられる。

図２は、ＣＡＮコントローラ１０１の内部構成を示す図である。ＣＡＮコントローラ１０１は、プロトコル処理部ＰＰ、エラーマネジメント回路（ＥＭＬ：Error Management Logic）ＥＣ、レジスタＲＧ１，ＲＧ２、およびメッセージ処理部ＭＰを有している。

プロトコル処理部ＰＰは、受信データＣＲｘに対してはＣＡＮのプロトコルに則ってデータ形式の解釈処理を行い、送信データＣＴｘに対してはＣＡＮのプロトコルに則ってデータ形式の調製処理を行う。エラーマネジメント回路ＥＣは、受信データＣＲｘにエラーデータが含まれているか否かを検出する。

そして、本発明においては、レジスタＲＧ１は、発生させるべきエラーデータの属性に関する各種のエラーデータ情報を記憶可能である。また、プロトコル処理部ＰＰは、レジスタＲＧ１に記憶されたエラーデータ情報に基づいて、受信データＣＲｘまたは送信データＣＴｘ内にエラーデータを含ませることが可能である。

プロトコル処理部ＰＰが、エラーデータ情報に基づいて受信データＣＲｘ内にエラーデータを含ませると、ＥＣＵ内部にてエラーデータを受信データＣＲｘ中に含ませることができる。よって、ＣＡＮ用バスに外付けするエラーデータ発生用ハードウェアを必要としない。これにより、例えばＩＳＯ１１８９８の場合には、最速の１Ｍｂｐｓの通信速度でエラーデータ発生および通信品質評価を正確に行うことが可能となる。

また、ＥＣＵ内部にてエラーデータを送信データＣＴｘ中に含ませることができるので、ループバックモードにおいてエラーデータを含んだ通信を行うことができる。よって、ループバックモードにおいてエラーマネジメント回路ＥＣが正しくエラー検出できるかどうかをテストすることにより、エラーマネジメント回路ＥＣ自体の欠陥検査を行うことが可能となる。

メッセージ処理部ＭＰは、受信データＣＲｘに含まれた受信メッセージデータ、および、送信データＣＴｘに含ませる送信メッセージデータを保持するメッセージスロット（図示せず）を備え、各メッセージデータの処理の優先順位の判断等を行う。レジスタＲＧ２は、メッセージ処理部ＭＰとローカルＣＰＵ１００との間での信号のやり取りに必要な制御信号Ｓｒ１を記憶する。なお、プロトコル処理部ＰＰとメッセージ処理部ＭＰとの間では信号Ｓｍがやり取りされる。

ローカルＣＰＵ１００とＣＡＮコントローラ１０１との間の制御信号Ｓｔには、レジスタＲＧ２とローカルＣＰＵ１００とがやり取りする信号Ｓｔａ、メッセージ処理部ＭＰとローカルＣＰＵ１００とがやり取りする信号Ｓｔｂ、および、レジスタＲＧ１とローカルＣＰＵ１００とがやり取りする信号Ｓｔｃが含まれる。

図３は、プロトコル処理部ＰＰおよびレジスタＲＧ１の詳細構成を示す図である。プロトコル処理部ＰＰは、受信データ制御部１、ビットタイミング生成回路２、プロトコル制御用ステートマシン３、送信データ制御部４、ラッチ回路５、ステート比較部６、テストアクティブ期間生成部７、Ｓ−Ｐ（Serial→Parallel）変換部ＣＶ１、およびＰ−Ｓ（Parallel→Serial）変換部ＣＶ２を有する。

受信データ制御部１は、受信データＣＲｘを受けて、これをメッセージ処理部ＭＰに、信号Ｓｍの一部たる信号ＳｍｒとしてＳ−Ｐ変換部ＣＶ１を介して送るとともに、プロトコル制御用ステートマシン３およびエラーマネジメント回路ＥＣにも受信データＣＲｘを信号Ｄｒとして送る制御部である。また、受信データ制御部１は、受信データＣＲｘを信号Ｓ６としてビットタイミング生成回路２にも送る。

本発明では、受信データ制御部１は、上記機能に加えて、受信データＣＲｘの一部をエラーデータに差し替えることによりエラーデータを受信データＣＲｘ内に含ませる機能をも有する。

ビットタイミング生成回路２は、受信データ制御部１から受信データＣＲｘを信号Ｓ６として受け取り、信号Ｓ６および動作クロックＣＫに基づいて、プロトコル処理部ＰＰにおけるローカル動作クロックＣＬＫ＿Ａ，ＣＬＫ＿ＢたるビットクロックＳｒｆ，Ｓｒｅを生成する。ローカル動作クロックＣＬＫ＿Ａたる信号Ｓｒｆは、プロトコル制御用ステートマシン３、ラッチ回路５およびテストアクティブ期間生成部７に与えられる。ローカル動作クロックＣＬＫ＿Ｂたる信号Ｓｒｅは、受信データ制御部１およびステート比較部６に与えられる。ビットタイミング生成回路２はさらに、信号Ｓ６および動作クロックＣＫに基づいて、送信データ制御部４におけるローカル動作クロックｔｘ＿ｃｌｋたるビットクロックＳｃｔをも生成する。

プロトコル制御用ステートマシン３は、信号Ｄｒを受けて、受信データＣＲｘに対してＣＡＮのプロトコルに則ってデータ形式の解釈処理を行う。この解釈処理には、例えば、受信データＣＲｘ中のスタートオブフレーム（ＳＯＦ）のデータ部分や誤り検出用信号のデータ部分の検出等が含まれる。プロトコル制御用ステートマシン３は、誤り検出用信号のデータ部分の検出を信号Ｓｅによりエラーマネジメント回路ＥＣに伝え、エラーマネジメント回路ＥＣが信号Ｄｒに対して誤り検出処理を行えるようにする。

また、プロトコル制御用ステートマシン３は、送信データＣＴｘに対しては、信号Ｓ７を送信データ制御部４に与えることにより、ＣＡＮのプロトコルに則ってデータ形式の調製処理を行う。この調製処理には、例えば、送信データＣＴｘ中にスタートオブフレーム（ＳＯＦ）のデータ部分や誤り検出用信号のデータ部分を付加する処理等が含まれる。

また、プロトコル制御用ステートマシン３は、現在処理を行っている受信データＣＲｘまたは送信データＣＴｘが、ＣＡＮのプロトコルに則ったデータ形式のどの段階（ステート）にあるのかにつき検出をし、さらに、次に移行するステートの情報を、信号Ｓｒｇとしてステート比較部６に出力する。

送信データ制御部４は、メッセージ処理部ＭＰからの送信メッセージデータを、信号Ｓｍの一部たる信号ＳｍｔとしてＰ−Ｓ変換部ＣＶ２を介して受けるとともに、プロトコル制御用ステートマシン３から信号Ｓ７をも受けて、送信データＣＴｘのデータ形式に調製して出力する。

本発明では、送信データ制御部４は、上記機能に加えて、送信データＣＴｘの一部をエラーデータに差し替えることによりエラーデータを送信データＣＴｘ内に含ませる機能、および、スタッフビットを反転させてエラーデータとして送信データＣＴｘ内に含ませる機能をも有する。

なお、本実施の形態においては、エラーデータを受信データＣＲｘ内に含ませる点につき説明し、エラーデータを送信データＣＴｘ内に含ませる点については、後述の実施の形態２および３にて説明する。

また、レジスタＲＧ１は、テスト開始ビットレジスタ８、送信／受信選択レジスタ９、データ形式選択レジスタ１０、データ挿入位置設定レジスタ１１、および、ビット幅設定レジスタ１２を有する。レジスタＲＧ１に含まれる各レジスタに記憶される情報はいずれも、生成するエラーデータの属性に関するエラーデータ情報である。

すなわち、テスト開始ビットレジスタ８に記憶される情報は、テストモードを開始するか否かの情報であり、送信／受信選択レジスタ９に記憶される情報は、送信データＣＴｘにエラーデータを挿入するのか、それとも、受信データＣＲｘにエラーデータを挿入するのかを示す情報である。また、データ形式選択レジスタ１０に記憶される情報は、エラーデータとして挿入すべきデータ値がＨｉｇｈかＬｏｗかを示す情報であり、データ挿入位置設定レジスタ１１に記憶される情報は、エラーデータを挿入すべき送信データＣＴｘまたは受信データＣＲｘ内の位置の情報、あるいは、送信データＣＴｘ内のスタッフビットを反転させてエラーデータとする旨の指示情報である。また、ビット幅設定レジスタ１２は、エラーデータをどれほどの期間のビット幅で挿入するかを示す情報である。これらレジスタＲＧ１内に記憶されるいずれの情報も、ローカルＣＰＵ１００からの信号Ｓｔｃに含まれている。

ラッチ回路５はＤ−フリップフロップであり、そのクロック入力端Ｃには、ローカル動作クロックＣＬＫ＿ＡたるビットクロックＳｒｆが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。そして、テスト開始ビットレジスタ８に記憶された情報が記された信号ＳｓがＤ−フリップフロップたるラッチ回路５の入力Ｄとなる。ラッチ回路５の出力Ｑは、ｔｅｓｔ＿ｍｏｄ信号Ｓｒａとして、受信データ制御部１、送信データ制御部４、および、テストアクティブ期間生成部７に与えられる。

送信／受信選択レジスタ９に記憶された情報は、Ｔｘ＿Ｒｘ信号Ｓｒｃとして、受信データ制御部１および送信データ制御部４に与えられる。データ形式選択レジスタ１０に記憶された情報は、ｄａｔａ信号Ｓｒｄとして、受信データ制御部１および送信データ制御部４に与えられる。データ挿入位置設定レジスタ１１に記憶された情報は、信号Ｓｒｂとして、受信データ制御部１およびステート比較部６に与えられる。

図４は、ステート比較部６およびテストアクティブ期間生成部７の詳細構成を示す図である。

ステート比較部６は、比較器ＣＰおよびＡＮＤゲートＧ１を備える。比較器ＣＰの第１入力端には、プロトコル制御用ステートマシン３からの次ステート情報が記された信号Ｓｒｇが与えられ、比較器ＣＰの第２入力端には、データ挿入位置設定レジスタ１１に記憶された情報が記された信号Ｓｒｂが与えられる。そして、ステート比較部６は、次ステート情報とデータ挿入位置設定レジスタ１１に記憶された情報とが一致した場合に、その出力信号Ｓａをアクティブ化（ここではＨｉｇｈアクティブ）する。

ＡＮＤゲートＧ１の第１入力端には、ローカル動作クロックＣＬＫ＿ＢたるビットクロックＳｒｅが与えられ、ＡＮＤゲートＧ１の第２入力端には、比較器ＣＰの出力信号Ｓａが与えられる。そして、ＡＮＤゲートＧ１は、ビットクロックＳｒｅおよび出力信号ＳａがともにＨｉｇｈである場合に、その出力信号Ｓｃ（ｃｏｕｎｔｓｔａｒｔ信号）をアクティブ化する。

テストアクティブ期間生成部７は、選択回路ＳＬ１、Ｄ−フリップフロップＦＦ１、挿入ビット幅カウンタＣＯ、ワンショットパルス生成回路ＰＧ、ＡＮＤゲートＧ９，Ｇ１１、および、ＯＲゲートＧ１０を備える。

選択回路ＳＬ１には、ＡＮＤゲートＧ４，Ｇ６，Ｇ７、ＯＲゲートＧ２，Ｇ８、および、反転ゲートＧ３，Ｇ５が含まれる。

ＡＮＤゲートＧ４の第１入力端には、ステート比較部６からの出力信号Ｓｃが与えられ、ＡＮＤゲートＧ４の第２入力端には、反転ゲートＧ３の出力が与えられる。ＡＮＤゲートＧ７の第１入力端には、ＡＮＤゲートＧ４からの出力が与えられ、ＡＮＤゲートＧ７の第２入力端には、ＯＲゲートＧ２の出力が与えられる。ＡＮＤゲートＧ６の第１入力端には、Ｄ−フリップフロップＦＦ１の出力Ｑが与えられ、ＡＮＤゲートＧ６の第２入力端には、反転ゲートＧ５を介してＯＲゲートＧ２の出力が与えられる。ＯＲゲートＧ８の第１入力端には、ＡＮＤゲートＧ６の出力が与えられ、ＯＲゲートＧ８の第２入力端には、ＡＮＤゲートＧ７の出力が与えられる。そして、ＯＲゲートＧ８の出力がＤ−フリップフロップＦＦ１の入力Ｄとなる。

Ｄ−フリップフロップＦＦ１のクロック入力端Ｃには、ローカル動作クロックＣＬＫ＿ＡたるビットクロックＳｒｆが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。

挿入ビット幅カウンタＣＯのＥｎａｂｌｅ端には、Ｄ−フリップフロップＦＦ１の出力Ｑが与えられ、クロック入力端Ｃｌｋには、ローカル動作クロックＣＬＫ＿ＡたるビットクロックＳｒｆが与えられる。また、挿入ビット幅カウンタＣＯには、ビット幅設定レジスタ１２に記憶された情報が記された信号Ｓｗも与えられる。

ＡＮＤゲートＧ９の第１入力端には、Ｄ−フリップフロップＦＦ１の出力Ｑが与えられ、ＡＮＤゲートＧ９の第２入力端には、挿入ビット幅カウンタＣＯの出力が与えられる。ＯＲゲートＧ１０の第１入力端には、ステート比較部６からの出力信号Ｓｃが与えられ、ＯＲゲートＧ１０の第２入力端には、ＡＮＤゲートＧ９の出力が与えられる。ＡＮＤゲートＧ１１の第１入力端には、ｔｅｓｔ＿ｍｏｄ信号Ｓｒａが与えられ、ＡＮＤゲートＧ１１の第２入力端には、ＯＲゲートＧ１０の出力が与えられる。ＡＮＤゲートＧ１１の出力は、ｔｅｓｔ＿ｅｎ信号Ｓｒｈとして、受信データ制御部１および送信データ制御部４に与えられる。

挿入ビット幅カウンタＣＯの出力は、ワンショットパルス生成回路ＰＧにも与えられる。ワンショットパルス生成回路ＰＧからは、ｃｏｍ＿ｃｌｒ信号Ｓｆが出力される。

ＯＲゲートＧ２の第１入力端には、ステート比較部６からの出力信号Ｓｃが与えられ、ＯＲゲートＧ２の第２入力端には、ｃｏｍ＿ｃｌｒ信号Ｓｆが与えられる。ｃｏｍ＿ｃｌｒ信号Ｓｆは、反転ゲートＧ３の入力端およびテスト開始ビットレジスタ８にも与えられる。

また、図５は、受信データ制御部１の詳細構成を示す図である。受信データ制御部１は、Ｄ−フリップフロップＦＦ２〜ＦＦ４、および、選択回路ＳＬ２〜ＳＬ４を備える。

受信データＣＲｘがＤ−フリップフロップＦＦ２の入力Ｄとなる。Ｄ−フリップフロップＦＦ２のクロック入力端Ｃには、動作クロックＣＫが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。

選択回路ＳＬ２には、ＡＮＤゲートＧ１２，Ｇ１４，Ｇ１５，Ｇ１８，Ｇ１９、ＯＲゲートＧ１６，Ｇ２０、および、反転ゲートＧ１３，Ｇ１７が含まれる。

ＡＮＤゲートＧ１２の第１入力端にはｔｅｓｔ＿ｍｏｄ信号Ｓｒａが、第２入力端にはＴｘ＿Ｒｘ信号Ｓｒｃが、第３入力端にはｔｅｓｔ＿ｅｎ信号Ｓｒｈが、それぞれ与えられる。そして、ＡＮＤゲートＧ１２は、信号Ｓｒａ，Ｓｒｃ，ＳｒｈがいずれもＨｉｇｈである場合に、その出力信号Ｓ３をアクティブ化する。

ＡＮＤゲートＧ１４の第１入力端には、Ｄ−フリップフロップＦＦ２の出力Ｑが信号Ｓ２として与えられ、ＡＮＤゲートＧ１４の第２入力端には、反転ゲートＧ１３を介してＡＮＤゲートＧ１２からの出力信号Ｓ３が与えられる。ＡＮＤゲートＧ１５の第１入力端には、ｄａｔａ信号Ｓｒｄが与えられ、ＡＮＤゲートＧ１５の第２入力端には、ＡＮＤゲートＧ１２からの出力信号Ｓ３が与えられる。ＯＲゲートＧ１６の第１入力端には、ＡＮＤゲートＧ１４の出力が与えられ、ＯＲゲートＧ１６の第２入力端には、ＡＮＤゲートＧ１５の出力が与えられる。

ＡＮＤゲートＧ１８の第１入力端には、Ｄ−フリップフロップＦＦ３の出力Ｑが信号Ｓ１として与えられ、ＡＮＤゲートＧ１８の第２入力端には、反転ゲートＧ１７を介してローカル動作クロックＣＬＫ＿ＢたるビットクロックＳｒｅが与えられる。ＡＮＤゲートＧ１９の第１入力端には、ＯＲゲートＧ１６の出力が与えられ、ＡＮＤゲートＧ１９の第２入力端には、ローカル動作クロックＣＬＫ＿ＢたるビットクロックＳｒｅが与えられる。ＯＲゲートＧ２０の第１入力端には、ＡＮＤゲートＧ１８の出力が与えられ、ＯＲゲートＧ２０の第２入力端には、ＡＮＤゲートＧ１９の出力が与えられる。そして、ＯＲゲートＧ２０の出力がＤ−フリップフロップＦＦ３の入力Ｄとなる。

Ｄ−フリップフロップＦＦ３のクロック入力端Ｃには、動作クロックＣＫが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。Ｄ−フリップフロップＦＦ３の出力Ｑは、信号Ｄｒとしてプロトコル制御用ステートマシン３へと与えられ、また、信号Ｓｍｒとしてメッセージ処理部ＭＰへと与えられる。

選択回路ＳＬ３には、ＡＮＤゲートＧ２２，Ｇ２３、ＯＲゲートＧ２４、および、反転ゲートＧ２１が含まれる。

ＡＮＤゲートＧ２２の第１入力端には、Ｄ−フリップフロップＦＦ４の出力Ｑが信号Ｓ４として与えられ、ＡＮＤゲートＧ２２の第２入力端には、反転ゲートＧ２１を介してローカル動作クロックＣＬＫ＿ＢたるビットクロックＳｒｅが与えられる。ＡＮＤゲートＧ２３の第１入力端には、Ｄ−フリップフロップＦＦ２の出力Ｑが信号Ｓ５として与えられ、ＡＮＤゲートＧ２３の第２入力端には、ローカル動作クロックＣＬＫ＿ＢたるビットクロックＳｒｅが与えられる。ＯＲゲートＧ２４の第１入力端には、ＡＮＤゲートＧ２２の出力が与えられ、ＯＲゲートＧ２４の第２入力端には、ＡＮＤゲートＧ２３の出力が与えられる。そして、ＯＲゲートＧ２４の出力がＤ−フリップフロップＦＦ４の入力Ｄとなる。

Ｄ−フリップフロップＦＦ４のクロック入力端Ｃには、動作クロックＣＫが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。

選択回路ＳＬ４には、ＡＮＤゲートＧ２６，Ｇ２７、ＯＲゲートＧ２８、および、反転ゲートＧ２５が含まれる。

ＡＮＤゲートＧ２６の第１入力端には、Ｄ−フリップフロップＦＦ３の出力Ｑが与えられ、ＡＮＤゲートＧ２６の第２入力端には、反転ゲートＧ２５を介してｔｅｓｔ＿ｍｏｄ信号Ｓｒａが与えられる。ＡＮＤゲートＧ２７の第１入力端には、Ｄ−フリップフロップＦＦ４の出力Ｑが与えられ、ＡＮＤゲートＧ２７の第２入力端には、ｔｅｓｔ＿ｍｏｄ信号Ｓｒａが与えられる。ＯＲゲートＧ２８の第１入力端には、ＡＮＤゲートＧ２６の出力が与えられ、ＯＲゲートＧ２８の第２入力端には、ＡＮＤゲートＧ２７の出力が与えられる。そして、ＯＲゲートＧ２８の出力が、信号Ｓ６としてビットタイミング生成回路２へと与えられる。

図６は、ＣＡＮのプロトコルに則った、送信データＣＴｘおよび受信データＣＲｘの、標準フォーマットによるデータフレームのフレーム形式を示す図である。このデータ形式では、最初の１ビットがスタートオブフレーム（ＳＯＦ）であり、次のビットより続く１１ビット分が標準のアイデンティファイア（ＳＩＤ０〜ＳＩＤ１０：Standard Identifier 0〜10）である。そして、アイデンティファイアとその次の１ビット分のＲＴＲビットとが、アービトレーションフィールドを構成する。

ＲＴＲビットに続く、１ビット分のＩＤＥビット、１ビット分のｒ０ビット、および、４ビット分のＤＬＣビットは、コントロールフィールドを構成する。そして、コントロールフィールドに続く０乃至６４のいずれかのビット数を有する部分が、送信メッセージデータまたは受信メッセージデータたるデータフィールドを構成する。

データフィールドに続く１５ビット分が、誤り検出用信号部分たるＣＲＣ（Cyclic Redundancy Check）シーケンスビットであり、それに続く１ビットのＣＲＣデリミタとともにＣＲＣフィールドを構成する。

そして、ＣＲＣフィールドに続く、１ビット分のＡＣＫスロットおよび１ビット分のＡＣＫデリミタがＡＣＫフィールドを構成し、ＡＣＫフィールドに続く７ビット分がエンドオブフレーム（ＥＯＦ）である。

図７は、本発明のＣＡＮシステムにおいて、例として受信データＣＲｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入する場合のタイミングチャートである。そして、図８は、受信データＣＲｘ内にエラーデータを挿入する場合のフローチャートである。

まず、エラーデータ挿入に当たり、ユーザからエラーデータの属性に関するエラーデータ情報が、図示せぬＩ／Ｏ（Input/Output）インタフェースを介して、エラー検査を行うべき電気制御ユニット（例えばＵ１）内のローカルＣＰＵ１００に与えられる。

ローカルＣＰＵ１００は、そのエラーデータ情報を信号ＳｔｃとしてレジスタＲＧ１に送り、テスト条件を設定する（図８のステップＳ１ａ）。本実施の形態では、受信データＣＲｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入するので、送信／受信選択レジスタ９には“受信信号にエラーデータを含める”旨を示すＨｉｇｈの値が、データ形式選択レジスタ１０には“Ｈｉｇｈのエラーデータ”を示すＨｉｇｈの値が、データ挿入位置設定レジスタ１１には“ＳＩＤ３”の情報が、ビット幅設定レジスタ１２には“１ビット分”の情報が、それぞれ記憶される。これにより、送信／受信選択レジスタ９からのＴｘ＿Ｒｘ信号ＳｒｃはＨｉｇｈとなり、データ形式選択レジスタ１０からのｄａｔａ信号ＳｒｄはＨｉｇｈとなる。また、データ挿入位置設定レジスタ１１からの信号Ｓｒｂは“ＳＩＤ３”を示す内容となり、ビット幅設定レジスタ１２からの信号Ｓｗは“１ビット分”を示す内容となる。

上記の各情報がレジスタＲＧ１に記憶されれば、ローカルＣＰＵ１００は、テストを開始するため、テスト開始ビットレジスタ８に“テスト開始”を意味するＨｉｇｈのデータを送る（図８のステップＳ２ａ）。これにより、テスト開始ビットレジスタ８から出力される信号ＳｓはＨｉｇｈとなり、ラッチ回路５の出力するｔｅｓｔ＿ｍｏｄ信号Ｓｒａが、図７に示すようにローカル動作クロックＣＬＫ＿Ａの出力にあわせてＨｉｇｈとなる。

そして、図４のステート比較部６内の比較器ＣＰは、プロトコル制御用ステートマシン３からの次ステート情報が記された信号Ｓｒｇの内容が、テスト条件たるＳＩＤ３となるか否かを監視し続ける（図８のステップＳ３ａ）。

プロトコル制御用ステートマシン３からの次ステート情報が記された信号Ｓｒｇの内容がＳＩＤ３となれば、比較器ＣＰは信号ＳａをＨｉｇｈにする。この状態で、ローカル動作クロックＣＬＫ＿ＢがＨｉｇｈになれば、ＡＮＤゲートＧ１は、信号ＳｃをＨｉｇｈとする。

信号ＳｃがＨｉｇｈとなれば、ＡＮＤゲートＧ４の出力およびＯＲゲートＧ２の出力がＨｉｇｈとなり、ＡＮＤゲートＧ７およびＯＲゲートＧ８を介してＤ−フリップフロップＦＦ１の入力ＤがＨｉｇｈとなる。選択回路ＳＬ１内でのゲート遅延を考慮すれば、Ｄ−フリップフロップＦＦ１の入力ＤがＨｉｇｈとなった段階でローカル動作クロックＣＬＫ＿ＡがＨｉｇｈとなり、Ｄ−フリップフロップＦＦ１が入力ＤのＨｉｇｈをラッチし、出力ＱにＨｉｇｈを出力することとなる。

挿入ビット幅カウンタＣＯは、ビット幅設定レジスタ１２からの信号Ｓｗに記されたビット数の情報に従って、そのビット数の分だけカウントを行う。なお、カウントを行っている間はＨｉｇｈを出力し続ける。本実施の形態の例では、信号Ｓｗには“１ビット分”の情報が記されているので、挿入ビット幅カウンタＣＯは１ビットの間、Ｈｉｇｈを出力し続ける。

ＡＮＤゲートＧ９は、Ｄ−フリップフロップＦＦ１の出力および挿入ビット幅カウンタＣＯの出力を受けて、その出力をＨｉｇｈにする。この出力はＯＲゲートＧ１０を介してＡＮＤゲートＧ１１に伝達される。

ｔｅｓｔ＿ｍｏｄ信号ＳｒａはこのときＨｉｇｈであるので、ＡＮＤゲートＧ１１の出力たるｔｅｓｔ＿ｅｎ信号ＳｒｈはＨｉｇｈとなる。

受信データ制御部１では、選択回路ＳＬ２内のＡＮＤゲートＧ１２の受けるｔｅｓｔ＿ｅｎ信号ＳｒｈがＨｉｇｈとなることにより、ＡＮＤゲートＧ１２が信号Ｓ３をＨｉｇｈとする。これにともない、ＡＮＤゲートＧ１５に入力されていたｄａｔａ信号たるＨｉｇｈの信号Ｓｒｄが、それまでＯＲゲートＧ１６から出力されていた信号Ｓ２に代わって、ＯＲゲートＧ１６から出力されることとなる。

そして、次のローカル動作クロックＣＬＫ＿ＢのＨｉｇｈが訪れたときに、ＡＮＤゲートＧ１９がＨｉｇｈの信号Ｓｒｄを、ＯＲゲートＧ２０を介してＤ−フリップフロップＦＦ３の入力Ｄに伝える。ローカル動作クロックＣＬＫ＿ＢがＬｏｗに戻っても、Ｄ−フリップフロップＦＦ３の出力ＱがＨｉｇｈの状態でＡＮＤゲートＧ１８により選択されるので、Ｄ−フリップフロップＦＦ３の出力ＱはＨｉｇｈを保つこととなる。

これにより、図７のタイミングチャートの最下段に示すように、もともとＬｏｗであった受信データＣＲｘのＳＩＤ３がＨｉｇｈというエラーデータに差し替えされて、メッセージ処理部ＭＰ、プロトコル制御用ステートマシン３およびエラーマネジメント回路ＥＣに、信号Ｓｍｒおよび信号Ｄｒとして送られることとなる（図８のステップＳ４ａ）。

次に、テストモードから解除される場合につき説明する（図８のステップＳ５ａ）。挿入ビット幅カウンタＣＯの出力がＨｉｇｈからＬｏｗへと遷移したときに、ワンショットパルス生成回路ＰＧは、ｃｏｍ＿ｃｌｒ信号ＳｆをＨｉｇｈにする。

ｃｏｍ＿ｃｌｒ信号ＳｆがＨｉｇｈになると、ＡＮＤゲートＧ２の出力がＨｉｇｈとなり、ＡＮＤゲートＧ４の出力がＡＮＤゲートＧ７およびＯＲゲートＧ８を介してＤ−フリップフロップＦＦ１に伝達される。ｃｏｍ＿ｃｌｒ信号Ｓｆは、反転ゲートＧ３を介してＬｏｗとしてＡＮＤゲートＧ４に入力されているので、ＡＮＤゲートＧ４の出力はＬｏｗの状態である。よって、Ｄ−フリップフロップＦＦ１はＬｏｗを出力することとなり、この出力Ｑが、ＡＮＤゲートＧ９およびＯＲゲートＧ１０を介してＡＮＤゲートＧ１１へと伝達される。これにより、ＡＮＤゲートＧ１１の出力たるｔｅｓｔ＿ｅｎ信号ＳｒｈはＬｏｗとなる。

受信データ制御部１では、ｔｅｓｔ＿ｅｎ信号ＳｒｈがＬｏｗに変化したことに伴って、ＡＮＤゲートＧ１２がＬｏｗを出力することとなり、ＡＮＤゲートＧ１４が再び、受信データＣＲｘの信号Ｓ２を出力することとなる。これにより、次のローカル動作クロックＣＬＫ＿ＢがＨｉｇｈとなったときに、ＯＲゲートＧ２０からは、エラーデータに差し替えられていない受信データＣＲｘの信号Ｓ２が、Ｄ−フリップフロップＦＦ３へと出力されることとなる。

これにより、図７のタイミングチャートの最下段に示すように、Ｈｉｇｈというエラーデータに差し替えられていた受信データＣＲｘのＳＩＤ３に続いて、エラーデータへの差し替えの無い受信データＣＲｘのＳＩＤ４が、メッセージ処理部ＭＰ、プロトコル制御用ステートマシン３およびエラーマネジメント回路ＥＣに、信号Ｓｍｒおよび信号Ｄｒとして送られることとなる。

すなわち、受信データ制御部１は、受信データＣＲｘを受けて、受信データＣＲｘのうち解釈処理を行う位置がエラーデータの挿入位置たるＳＩＤ３に到達したときには、受信データＣＲｘを、ビット幅設定レジスタ１２で設定されたビット幅（１ビット分）およびデータ形式選択レジスタ１０で設定されたデータ値（Ｈｉｇｈ）を有するエラーデータに差し替えて、エラーマネジメント回路ＥＣに信号Ｄｒとして出力することにより、エラーデータを受信データＣＲｘ内に含ませることが可能なのである。

このように、プロトコル処理部ＰＰは、受信データＣＲｘのうち解釈処理を行う位置がエラーデータの挿入位置に到達したときに、受信データＣＲｘをエラーデータに差し替えてエラーマネジメント回路ＥＣに出力することによりエラーデータを受信データＣＲｘ内に含ませる、受信データ制御部１を有する。よって、受信データＣＲｘ中の所望の位置にエラーデータを正確に発生させて、エラーマネジメント回路ＥＣにてエラーデータを検出可能か否か検証することができる。

なお、受信データ制御部１では、ｔｅｓｔ＿ｍｏｄ信号がＬｏｗの状態にあってエラーデータを挿入しない場合には、選択回路ＳＬ２およびＤ−フリップフロップＦＦ３を介した受信データＣＲｘを、選択回路ＳＬ４が選択し、信号Ｓ６としてビットタイミング生成回路２に与える。

一方、ｔｅｓｔ＿ｍｏｄ信号がＨｉｇｈの状態となり、エラーデータを挿入中の場合には、選択回路ＳＬ４は、エラーデータが挿入されたＤ−フリップフロップＦＦ３の出力をではなく、エラーデータへの差し替えを行っていない受信データＣＲｘを、選択回路ＳＬ３およびＤ−フリップフロップＦＦ４を介して選択し、信号Ｓ６としてビットタイミング生成回路２に与える。

すなわち、受信データ制御部１は、受信データＣＲｘをエラーデータに差し替えてエラーマネジメント回路ＥＣに出力している期間であっても、ビットタイミング生成回路２に対しては、エラーデータへの差し替えを行わずに受信データＣＲｘを与える。

差し替えたエラーデータに基づいてビットクロックＳｒｅ，Ｓｒｆを生成すれば、ビットクロックＳｒｅ，Ｓｒｆのタイミング補正はＣＡＮバス上の値によらないため、他のユニットとの間で補正タイミングがずれてしまうことがあるが、ビットタイミング生成回路２は常に、差し替えされていないＣＡＮバス上の値によりビットクロックＳｒｅ，Ｓｒｆを生成するので、他のユニットとの間で補正タイミングがずれることはない。

＜実施の形態２＞
本実施の形態は、実施の形態１に係るＣＡＮシステムにおいて、エラーデータを送信データＣＴｘ内に含ませる場合を説明するものである。

図９は、送信データ制御部４の詳細構成を示す図である。送信データ制御部４は、スイッチＳＷＴ、Ｄ−フリップフロップＦＦ５、および、選択回路ＳＬ５，ＳＬ６を備える。

まず、送信データ制御部４には、プロトコル制御用ステートマシン３よりスイッチＳＷＴを介して、スタートオブフレーム（ＳＯＦ）およびアービトレーションフィールド生成用のデータが信号Ｓ７として与えられる。そして、データフィールドの生成段階になると、送信データ制御部４には、メッセージ処理部ＭＰからスイッチＳＷＴを介して、送信メッセージデータが信号Ｓｍｔとして与えられる。その後、ＣＲＣデータフィールド、ＡＣＫフィールドおよびエンドオブフレームの生成段階になると再び、プロトコル制御用ステートマシン３よりスイッチＳＷＴを介して、それら各段階に生成すべき各データが信号Ｓ７として与えられる。これにより、送信データＣＴｘのデータ形式が調製される。なお、スイッチＳＷＴは、プロトコル制御用ステートマシン３により制御される。

選択回路ＳＬ５には、ＡＮＤゲートＧ３０，Ｇ３１、ＯＲゲートＧ３２、および、反転ゲートＧ２９が含まれる。

ＡＮＤゲートＧ３０の第１入力端には、反転ゲートＧ２９を介してスイッチＳＷＴの出力が与えられ、ＡＮＤゲートＧ３０の第２入力端には、スタッフビットモード時のエラー挿入のｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂが与えられる。ＡＮＤゲートＧ３１の第１入力端には、ｄａｔａ信号Ｓｒｄが与えられ、ＡＮＤゲートＧ３１の第２入力端には、スタッフビットモード時のエラー挿入のｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂが反転して与えられる。ＯＲゲートＧ３２の第１入力端には、ＡＮＤゲートＧ３０の出力が与えられ、ＯＲゲートＧ３２の第２入力端には、ＡＮＤゲートＧ３１の出力が与えられる。

なお、スタッフビットとは、複数ビット（例えば５ビット分）が連続して同じデータ値（ＨｉｇｈまたはＬｏｗ）を採り続けた場合に、そのデータ値を反転させて生成したビットのことを指し、そのように生成されたスタッフビットは、送信データＣＴｘ中に挿入されて、受信時の誤り検出に用いられる。スタッフビットの生成および挿入処理については、ＣＡＮのプロトコルにて規定されている。

本発明においては、スタッフビットを送信データＣＴｘ中に挿入する状態のことをスタッフビットモードと称し、スタッフビットモード時のエラー挿入とは、反転したスタッフビットを再反転させてエラーデータとすることを指す。よって、ｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂのデータ値がＨｉｇｈのときには、スタッフビットを再反転させてエラーデータに変換し、ｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂのデータ値がＬｏｗのときには、スタッフビットにエラーを生じさせることはしない。

なお、スタッフビットモード時のエラー挿入については、続く実施の形態３にて説明することとし、本実施の形態では、スタッフビットにエラーを生じさせるのではなく、データ挿入位置設定レジスタ１１に記憶された位置情報に基づいて、送信データＣＴｘ内の所定の位置にエラーデータを挿入する場合について説明する。よって、本実施の形態の場合は、ｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂのデータ値はＬｏｗである。

これにより、ＯＲゲートＧ３２からの出力信号Ｓ８として、本実施の形態においては常に、ｄａｔａ信号Ｓｒｄが出力されることとなる。

選択回路ＳＬ６には、ＡＮＤゲートＧ４２，Ｇ３４，Ｇ３５，Ｇ３８，Ｇ３９、ＯＲゲートＧ３６，Ｇ４０、および、反転ゲートＧ３３，Ｇ３７，Ｇ４１が含まれる。

ＡＮＤゲートＧ４２の第１入力端にはｔｅｓｔ＿ｍｏｄ信号Ｓｒａが、第２入力端には反転ゲートＧ４１を介してＴｘ＿Ｒｘ信号Ｓｒｃが、第３入力端にはｔｅｓｔ＿ｅｎ信号Ｓｒｈが、それぞれ与えられる。そして、ＡＮＤゲートＧ４２は、信号Ｓｒａ，ＳｒｈがＨｉｇｈで、かつ、信号ＳｒｃがＬｏｗである場合に、その出力をアクティブ化する。

ＡＮＤゲートＧ３４の第１入力端には、スイッチＳＷＴの出力が与えられ、ＡＮＤゲートＧ３４の第２入力端には、反転ゲートＧ３３を介してＡＮＤゲートＧ４２からの出力が与えられる。ＡＮＤゲートＧ３５の第１入力端には、ｄａｔａ信号ＳｒｄたるＯＲゲートＧ３２からの出力信号Ｓ８が与えられ、ＡＮＤゲートＧ３５の第２入力端には、ＡＮＤゲートＧ４２からの出力が与えられる。ＯＲゲートＧ３６の第１入力端には、ＡＮＤゲートＧ３４の出力が与えられ、ＯＲゲートＧ３６の第２入力端には、ＡＮＤゲートＧ３５の出力が与えられる。

ＡＮＤゲートＧ３８の第１入力端には、Ｄ−フリップフロップＦＦ５の出力Ｑが信号Ｓ９として与えられ、ＡＮＤゲートＧ３８の第２入力端には、反転ゲートＧ３７を介して、送信データ制御部４におけるローカル動作クロックｔｘ＿ｃｌｋたるビットクロックＳｃｔが与えられる。ＡＮＤゲートＧ３９の第１入力端には、ＯＲゲートＧ３６の出力が与えられ、ＡＮＤゲートＧ３９の第２入力端には、ローカル動作クロックｔｘ＿ｃｌｋたるビットクロックＳｃｔが与えられる。ＯＲゲートＧ４０の第１入力端には、ＡＮＤゲートＧ３８の出力が与えられ、ＯＲゲートＧ４０の第２入力端には、ＡＮＤゲートＧ３９の出力が与えられる。そして、ＯＲゲートＧ４０の出力がＤ−フリップフロップＦＦ５の入力Ｄとなる。

Ｄ−フリップフロップＦＦ５のクロック入力端Ｃには、動作クロックＣＫが与えられ、リセット入力端にはＲｅｓｅｔ信号が与えられる。Ｄ−フリップフロップＦＦ５の出力Ｑは、送信データ信号ＣＴｘとして出力される。

図１０は、本発明のＣＡＮシステムにおいて、例として送信データＣＴｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入する場合のタイミングチャートである。そして、図１１は、送信データＣＴｘ内にエラーデータを挿入する場合のフローチャートである。

ローカルＣＰＵ１００は、そのエラーデータ情報を信号ＳｔｃとしてレジスタＲＧ１に送り、テスト条件を設定する（図１１のステップＳ１ｂ）。本実施の形態では、送信データＣＴｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入するので、送信／受信選択レジスタ９には“送信信号にエラーデータを含める”旨を示すＬｏｗの値が、データ形式選択レジスタ１０には“Ｈｉｇｈのエラーデータ”を示すＨｉｇｈの値が、データ挿入位置設定レジスタ１１には“ＳＩＤ３”の情報が、ビット幅設定レジスタ１２には“１ビット分”の情報が、それぞれ記憶される。これにより、送信／受信選択レジスタ９からのＴｘ＿Ｒｘ信号ＳｒｃはＬｏｗとなり、データ形式選択レジスタ１０からのｄａｔａ信号ＳｒｄはＨｉｇｈとなる。また、データ挿入位置設定レジスタ１１からの信号Ｓｒｂは“ＳＩＤ３”を示す内容となり、ビット幅設定レジスタ１２からの信号Ｓｗは“１ビット分”を示す内容となる。

上記の各情報がレジスタＲＧ１に記憶されれば、ローカルＣＰＵ１００は、テストを開始するため、テスト開始ビットレジスタ８に“テスト開始”を意味するＨｉｇｈのデータを送る（図１１のステップＳ２ｂ）。これにより、テスト開始ビットレジスタ８から出力される信号ＳｓはＨｉｇｈとなり、ラッチ回路５の出力するｔｅｓｔ＿ｍｏｄ信号Ｓｒａが、図１０に示すようにローカル動作クロックＣＬＫ＿Ａの出力にあわせてＨｉｇｈとなる。

そして、図４のステート比較部６内の比較器ＣＰは、プロトコル制御用ステートマシン３からの次ステート情報が記された信号Ｓｒｇの内容が、テスト条件たるＳＩＤ３となるか否かを監視し続ける（図１１のステップＳ３ｂ）。

送信データ制御部４では、選択回路ＳＬ６内のＡＮＤゲートＧ４２の受けるｔｅｓｔ＿ｅｎ信号ＳｒｈがＨｉｇｈとなることにより、ＡＮＤゲートＧ４２がその出力をＨｉｇｈとする。これにともない、ＡＮＤゲートＧ３５に入力されていたｄａｔａ信号たるＨｉｇｈの信号Ｓｒｄが、それまでＯＲゲートＧ３６から出力されていたスイッチＳＷＴからの出力信号に代わって、ＯＲゲートＧ３６から出力されることとなる。

そして、次のローカル動作クロックｔｘ＿ｃｌｋのＨｉｇｈが訪れたときに、ＡＮＤゲートＧ３９がＨｉｇｈの信号Ｓｒｄを、ＯＲゲートＧ４０を介してＤ−フリップフロップＦＦ５の入力Ｄに伝える。ローカル動作クロックｔｘ＿ｃｌｋがＬｏｗに戻っても、Ｄ−フリップフロップＦＦ５の出力ＱがＨｉｇｈの状態でＡＮＤゲートＧ３８により選択されるので、Ｄ−フリップフロップＦＦ５の出力ＱはＨｉｇｈを保つこととなる。

これにより、図１０のタイミングチャートの最下段に示すように、もともとＬｏｗであった送信データＣＴｘのＳＩＤ３がＨｉｇｈというエラーデータに差し替えされて、出力されることとなる（図１１のステップＳ４ｂ）。よって、この状態でループバックモードに移行して、受信データＣＲｘをエラーマネジメント回路ＥＣにて検証すればよい。

次に、テストモードから解除される場合につき説明する（図１１のステップＳ５ｂ）。挿入ビット幅カウンタＣＯの出力がＨｉｇｈからＬｏｗへと遷移したときに、ワンショットパルス生成回路ＰＧは、ｃｏｍ＿ｃｌｒ信号ＳｆをＨｉｇｈにする。

送信データ制御部４では、ｔｅｓｔ＿ｅｎ信号ＳｒｈがＬｏｗに変化したことに伴って、ＡＮＤゲートＧ４２がＬｏｗを出力することとなり、ＡＮＤゲートＧ３４が再び、スイッチＳＷＴからの信号を出力することとなる。これにより、次のローカル動作クロックｔｘ＿ｃｌｋがＨｉｇｈとなったときに、ＯＲゲートＧ４０からは、エラーデータに差し替えられていない送信データＣＴｘの信号が、Ｄ−フリップフロップＦＦ５へと出力されることとなる。

これにより、図１０のタイミングチャートの最下段に示すように、Ｈｉｇｈというエラーデータに差し替えられていた送信データＣＴｘのＳＩＤ３に続いて、エラーデータへの差し替えの無い送信データＣＴｘのＳＩＤ４が出力されることとなる。

すなわち、送信データ制御部４は、メッセージ処理部ＭＰからの送信メッセージデータたる信号Ｓｍｔを送信データＣＴｘのデータ形式に調製可能であって、送信データＣＴｘのうち調製処理を行う位置がエラーデータの挿入位置たるＳＩＤ３に到達したときには、送信データＣＴｘを、ビット幅設定レジスタ１２で設定されたビット幅（１ビット分）およびデータ形式選択レジスタ１０で設定されたデータ値（Ｈｉｇｈ）を有するエラーデータに差し替えて出力することにより、エラーデータを送信データＣＴｘ内に含ませることが可能なのである。

このように、プロトコル処理部ＰＰは、送信データＣＴｘのうち調製処理を行う位置がエラーデータの挿入位置に到達したときに、送信データＣＴｘをエラーデータに差し替えて出力することによりエラーデータを送信データＣＴｘ内に含ませる、送信データ制御部４を有する。よって、送信データＣＴｘ中の所望の位置にエラーデータを正確に発生させて、ループバックモードにおいても、エラーマネジメント回路ＥＣにてエラーデータを検出可能か否か検証することができる。

＜実施の形態３＞
本実施の形態は、実施の形態２にて述べたように、スタッフビットモード時に、反転したスタッフビットを再反転させてエラーデータとする場合を説明するものである。よって、本実施の形態の場合は、図９においてｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂのデータ値はＨｉｇｈである。

これにより、ＯＲゲートＧ３２からの出力信号Ｓ８として、本実施の形態においては常に、反転ゲートＧ２９を介した、スイッチＳＷＴからの出力信号の反転したものが出力されることとなる。

図１２は、本発明のＣＡＮシステムにおいて、スタッフビットモード時に、反転したスタッフビットを再反転させてエラーデータとする場合のタイミングチャートである。そして、図１３は、スタッフビットをエラーデータとする場合のフローチャートである。

ローカルＣＰＵ１００は、そのエラーデータ情報を信号ＳｔｃとしてレジスタＲＧ１に送り、テスト条件を設定する（図１３のステップＳ１ｃ）。本実施の形態では、送信データＣＴｘ内のスタッフビットの部分を、再反転させてエラーデータとするので、送信／受信選択レジスタ９には“送信信号にエラーデータを含める”旨を示すＬｏｗの値が、データ形式選択レジスタ１０にはＨｉｇｈまたはＬｏｗのいずれか（どちらでもよい）の値が、データ挿入位置設定レジスタ１１には“ｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂのデータ値をＨｉｇｈとする”旨の情報が、ビット幅設定レジスタ１２には“１ビット分”の情報が、それぞれ記憶される。なお、スタッフビットは通常、１ビット分と設定されるため、ビット幅設定レジスタ１２には“１ビット分”の情報が記憶される。

これにより、送信／受信選択レジスタ９からのＴｘ＿Ｒｘ信号ＳｒｃはＬｏｗとなり、データ挿入位置設定レジスタ１１からの信号Ｓｒｂは“データ値がＨｉｇｈのｓｔｕｆｆ＿ｂｉｔ指示情報”となる。また、ビット幅設定レジスタ１２からの信号Ｓｗは“１ビット分”を示す内容となる。

上記の各情報がレジスタＲＧ１に記憶されれば、ローカルＣＰＵ１００は、テストを開始するため、テスト開始ビットレジスタ８に“テスト開始”を意味するＨｉｇｈのデータを送る（図１３のステップＳ２ｃ）。これにより、テスト開始ビットレジスタ８から出力される信号ＳｓはＨｉｇｈとなり、ラッチ回路５の出力するｔｅｓｔ＿ｍｏｄ信号Ｓｒａが、図１２に示すようにローカル動作クロックＣＬＫ＿Ａの出力にあわせてＨｉｇｈとなる。

そして、図４のステート比較部６内の比較器ＣＰは、プロトコル制御用ステートマシン３からの次ステート情報が記された信号Ｓｒｇの内容が、テスト条件たるＳＩＤ３となるか否かを監視し続ける（図１３のステップＳ３ｃ）。

送信データ制御部４では、選択回路ＳＬ６内のＡＮＤゲートＧ４２の受けるｔｅｓｔ＿ｅｎ信号ＳｒｈがＨｉｇｈとなることにより、ＡＮＤゲートＧ４２がその出力をＨｉｇｈとする。これにともない、ＡＮＤゲートＧ３５に入力されていた、スイッチＳＷＴの出力の反転信号が、それまでＯＲゲートＧ３６から出力されていたスイッチＳＷＴからの出力信号に代わって、ＯＲゲートＧ３６から出力されることとなる。

そして、次のローカル動作クロックｔｘ＿ｃｌｋのＨｉｇｈが訪れたときに、ＡＮＤゲートＧ３９がスイッチＳＷＴの出力の反転信号を、ＯＲゲートＧ４０を介してＤ−フリップフロップＦＦ５の入力Ｄに伝える。ローカル動作クロックｔｘ＿ｃｌｋがＬｏｗに戻っても、Ｄ−フリップフロップＦＦ５の出力ＱがＡＮＤゲートＧ３８により選択されるので、Ｄ−フリップフロップＦＦ５の出力ＱはスイッチＳＷＴの出力の反転状態を保つこととなる。

これにより、図１２のタイミングチャートの最下段に示すように、もともとＨｉｇｈであった送信データＣＴｘのスタッフビットがＬｏｗというエラーデータに差し替えされて、出力されることとなる（図１３のステップＳ４ｃ）。よって、この状態でループバックモードに移行して、受信データＣＲｘをエラーマネジメント回路ＥＣにて検証すればよい。

次に、テストモードから解除される場合につき説明する（図１３のステップＳ５ｃ）。挿入ビット幅カウンタＣＯの出力がＨｉｇｈからＬｏｗへと遷移したときに、ワンショットパルス生成回路ＰＧは、ｃｏｍ＿ｃｌｒ信号ＳｆをＨｉｇｈにする。

これにより、図１２のタイミングチャートの最下段に示すように、再反転したスタッフビットというエラーデータに差し替えられていた送信データＣＴｘに続いて、エラーデータへの差し替えの無い、送信データＣＴｘの非スタッフビットたる通常のデータが出力されることとなる。

すなわち、送信データ制御部４は、メッセージ処理部ＭＰからの送信メッセージデータたる信号Ｓｍｔを送信データＣＴｘのデータ形式に調製可能であって、スタッフビットモード時のエラー挿入のｓｔｕｆｆ＿ｂｉｔ指示情報Ｓｒｂを受けて、送信データＣＴｘのうち調製処理を行う位置がスタッフビットの挿入位置に到達したときに、スタッフビットを再反転させて送信データＣＴｘ中に挿入することにより、エラーデータを送信データＣＴｘ内に含ませることが可能なのである。

このように、プロトコル処理部ＰＰは、送信データＣＴｘのうち調製処理を行う位置がスタッフビットの挿入位置に到達したときに、スタッフビットを再反転させて送信データＣＴｘ中に挿入することによりエラーデータを送信データＣＴｘ内に含ませる、送信データ制御部４を有する。よって、送信データＣＴｘ中のスタッフビットの位置にエラーデータを正確に発生させて、ループバックモードにおいても、エラーマネジメント回路ＥＣにてエラーデータを検出可能か否か検証することができる。

本発明に係るＣＡＮシステムの構成を示す図である。ＣＡＮコントローラの内部構成を示す図である。プロトコル処理部ＰＰおよびレジスタＲＧ１の詳細構成を示す図である。ステート比較部６およびテストアクティブ期間生成部７の詳細構成を示す図である。受信データ制御部１の詳細構成を示す図である。ＣＡＮのプロトコルに則った、送信データＣＴｘおよび受信データＣＲｘのデータ形式を示す図である。受信データＣＲｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入する場合のタイミングチャートである。受信データＣＲｘ内にエラーデータを挿入する場合のフローチャートである。送信データ制御部４の詳細構成を示す図である。送信データＣＴｘ内のアイデンティファイアＳＩＤ３の部分に、１ビット分のＨｉｇｈのエラーデータを挿入する場合のタイミングチャートである。送信データＣＴｘ内にエラーデータを挿入する場合のフローチャートである。スタッフビットモード時に、反転したスタッフビットを再反転させてエラーデータとする場合のタイミングチャートである。スタッフビットをエラーデータとする場合のフローチャートである。

符号の説明

１００ローカルＣＰＵ、１０１ＣＡＮコントローラ、１０２トランシーバ、ＰＰプロトコル処理部、ＭＰメッセージ処理部、ＲＧ１，ＲＧ２レジスタ、ＥＣエラーマネジメント回路。

Claims

ＣＡＮ（Controller Area Network）用バスと、
前記ＣＡＮ用バスにそれぞれ接続された複数のＥＣＵ（Electric Control Unit）と
を備えたＣＡＮシステムであって、
前記複数のＥＣＵのうち少なくとも一つは、
受信データに対してはＣＡＮのプロトコルに則ってデータ形式の解釈処理を行い、送信データに対してはＣＡＮのプロトコルに則ってデータ形式の調製処理を行うプロトコル処理部と、
エラーデータの属性に関するエラーデータ情報を記憶するレジスタと、
前記受信データに含まれた受信メッセージデータ、および、前記送信データに含ませる送信メッセージデータを保持可能なメッセージ処理部と、
前記受信データにエラーデータが含まれているか否かを検出可能なエラーマネジメント回路と
を有し、
前記プロトコル処理部は、前記エラーデータ情報に基づいて、前記受信データまたは前記送信データ内に前記エラーデータを含ませ、
前記エラーデータ情報には、前記受信データ中の前記エラーデータの挿入位置の情報、前記エラーデータのビット幅の情報、および、前記エラーデータのデータ値の情報が含まれ、
前記プロトコル処理部は、
前記受信データを受けて、前記受信データのうち前記解釈処理を行う位置が前記エラーデータの前記挿入位置に到達したときに、前記受信データを、前記ビット幅および前記データ値を有する前記エラーデータに差し替えて、前記エラーマネジメント回路に出力することにより、前記エラーデータを前記受信データ内に含ませる受信データ制御部を有するＣＡＮシステム。
請求項１に記載のＣＡＮシステムであって、
前記プロトコル処理部はさらに、
前記受信データ制御部からの前記受信データに基づいて、前記プロトコル処理部における動作クロックたるビットクロックを生成するビットタイミング生成回路
を有し、
前記受信データ制御部は、前記受信データを前記エラーデータに差し替えて前記エラーマネジメント回路に出力している期間であっても、前記ビットタイミング生成回路に対しては、前記エラーデータへの差し替えを行わずに前記受信データを与える
ＣＡＮシステム。
請求項１に記載のＣＡＮシステムであって、
前記エラーデータ情報には、前記送信データ中の前記エラーデータの挿入位置の情報、前記エラーデータのビット幅の情報、および、前記エラーデータのデータ値の情報が含まれ、
前記プロトコル処理部は、
前記メッセージ処理部からの前記送信メッセージデータを前記送信データのデータ形式に調製可能であって、前記送信データのうち前記調製処理を行う位置が前記エラーデータの前記挿入位置に到達したときに、前記送信データを、前記ビット幅および前記データ値を有する前記エラーデータに差し替えて出力することにより、前記エラーデータを前記送信データ内に含ませる送信データ制御部
を有する
ＣＡＮシステム。
請求項１に記載のＣＡＮシステムであって、
前記エラーデータ情報には、複数ビットが連続して同じデータ値を採り続けた場合に前記データ値を反転させて生成したスタッフビットを前記送信データ中に挿入するスタッフビットモード時において、前記スタッフビットを再反転させて前記エラーデータとする旨の指示情報が含まれ、
前記プロトコル処理部は、
前記メッセージ処理部からの前記送信メッセージデータを前記送信データのデータ形式に調製可能であって、前記指示情報を受けて、前記送信データのうち前記調製処理を行う位置が前記スタッフビットの挿入位置に到達したときに、前記スタッフビットを再反転させて前記送信データ中に挿入することにより、前記エラーデータを前記送信データ内に含ませる送信データ制御部
を有する
ＣＡＮシステム。