JP2979814B2

JP2979814B2 - シリアルデータ転送装置

Info

Publication number: JP2979814B2
Application number: JP4012701A
Authority: JP
Inventors: 久藤原
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-01-28
Filing date: 1992-01-28
Publication date: 1999-11-15
Anticipated expiration: 2014-11-15
Also published as: JPH05300199A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルデータ転送装置
に関し、特に自己システムのテスト機能を有するシリア
ルデータ転送装置に関する。

【０００２】

【従来の技術】一般に、送信装置と受信装置を備えたシ
リアルデータ転送装置は、自分自身の機能をテストする
ために、送信装置からの送信データを外部回線を介さず
に受信装置に入力することができるテストモード（以
下、折返しテストモードと称す）を有する場合が多い。
これによって、装置が回線に接続された状態であって
も、外部からの影響を受けずに自己システムのテストを
行なうことができる。

【０００３】図４はかかる従来の一例を示すシリアルデ
ータ転送装置の回路図であり、図５は図４におけるデー
タ転送フォーマットを説明するための各種ビットのタイ
ミング図である。図４に示すように、この従来のシリア
ルデータ転送装置は一般に調歩同期式と呼ばれる装置の
例である。調歩同期モードはキャラクタの最初にスター
トビットを付加し、最後にストップビットを付加してシ
リアルデータの送受信を行なう方式であり、そのフォー
マットの一例として、データ長８ビット，パリティビッ
ト付加モードについて図５に示している。この８ビット
のデータはＬＳＢ（Ｄ０）からＭＳＢ（Ｄ７）に向って
順番に送信される。

【０００４】まず、図４において、シリアルデータ転送
装置の送信側はデータバス１に接続されスタートビット
を送出す。送信シフトレジスタ１０と、このレジスタ１
０等を制御する送信制御回路１１と、パリティビットを
作成するパリティ生成回路１２と、ストップビットを発
生するストップビット発生回路１３と、送信データ選択
用のトランスファゲート１４〜１６と、送信データ出力
端子ＴＸＤとを有する。また、受信側は受信制御回路２
１と、受信バッファ２２と、エラー検出回路２３と、受
信データ入力端子ＲＸＤとを有し、その他にテストモー
ド指定信号入力端子ＴＥＳＴと、テストモード用トラン
スファゲート３０、３２と、テストモード用インバータ
回路３１とを備えている。データバス１から送信シフト
レジスタ１０に書き込まれた送信データは、論理値０
（以下、“０”と記す）のスタートビットが付加され、
送信制御回路１１から送信シフトレジスタ１０に供給さ
れる送信シフトクロック１７に同期して、送信データ出
力端子ＴＸＤに向って、図５に示したフォーマットに基
ずきシフトアウトする。この時、パリティ生成回路１２
は送信シフトレジスタ１０からシフトアウトするデータ
を受けてパリティビットの論理を生成する。偶数パリテ
ィモードでは、データビットとパリティビットの両方に
含まれる論理値１（以下、“１”と記す）の数が偶数に
なるように、また奇数パリティモードでは、データビッ
トとパリティビットの両方に含まれる“１”の数が奇数
になるように、パリティビットの論理値をそれぞれ決め
る。一方、ストップビット発生回路１３はストップビッ
ト送出時及び回線未使用時のデータ“１”（マーク状
態）を発生させるためのものである。

【０００５】次に、送信制御回路１１は送信シフトクロ
ック１７の他に、送出されるデータの種類に応じて送信
データ選択信号１８Ａ，１８Ｂ，１８Ｃを出力する。こ
こで、スタートビット及びデータビット送出中は選択信
号１８Ａが“１”、１８Ｂと１８Ｃが“０”となる。こ
れにより、トランスファゲート１４が導通状態、トラン
スファゲート１５と１６が非導通状態になる。また、パ
リティビット送出中は選択信号１８Ｂが“１”、選択信
号１８Ａと１８Ｃが“０”となり、トランスファゲート
１５が導通状態、トランスファゲート１４と１６が非導
通状態になる。更に、ストップビット送出中及び回線未
使用状態では、選択信号１８Ｃが“１”、その他の選択
信号１８Ａと１８Ｂが“０”となり、トランスファゲー
ト１６が導通状態で且つトランスファゲート１４と１５
が非導通状態となる。このようにして、送信時は送信デ
ータ出力線１９を介して図５のフォーマットに基ずく送
信データが送信データ出力端子ＴＸＤから出力される。

【０００６】また、受信制御回路２１は受信データ入力
線２７よりスタートビットが入力されたことを認識する
と、受信シフトクロック２４を送出する。これを受け
て、受信シフトレジスタ２０は受信データ入力線２７上
のデータビットを順次取り込む。しかる後、受信が完了
すると、受信シフトレジスタ２０のデータは受信バッフ
ァ２２に転送され、ＣＰＵの要求に応じてデータバス１
に読み出される。また、受信中はエラー検出回路２３が
クロック２５により受信データを監視し、パリティが一
致しない場合（パリティエラー）或いはストップビット
が検出されない場合（フレーミングエラー）に割込信号
２６を発生し、ＣＰＵに受信エラーが発生したことを通
知する。

【０００７】次に、テストモード指定信号入力端子ＴＥ
ＳＴが“０”の時は通常動作モードであり、トランスフ
ァゲート３０は非導通状態、またインバータ回路３１の
出力は“１”であるので、トランスファゲート３２は導
通状態となっており、外部回路から受信データ入力端子
ＲＸＤに入力したデータを受信データ入力線２７に供給
する。かかるテストモード指定信号入力端子ＴＥＳＴが
“１”の時は折返しテストモードとなり、トランスファ
ゲート３０は導通状態、インバータ回路３１の出力は
“０”であるので、トランスファゲート３２は非導通状
態となり、外部回線から受信データ入力端子ＲＸＤに入
力するデータに影響を受けず、送信データ出力線１９の
データが受信データ入力線２７に供給される。

【０００８】

【発明が解決しようとする課題】上述した従来のシリア
ルデータ転送装置は、折返しテストモードを用いること
で、正常に送信されたデータを自己の受信装置で正常に
受信できるか否かのテストをすることは可能である。し
かしながら、万一異常データを受信した場合には、受信
装置がエラーを検出し割込信号を出力すること、即ちエ
ラー検出回路が正常に機能するか否かのテストを折返し
テストモードで行なうことはできない。このため、外部
から不正規データを与えてエラー検出回路のテストを行
なう必要があり、テストの信頼性を向上させるために
は、装置の複雑さとコスト高を招いてしまうという欠点
がある。

【０００９】本発明の目的は、かかる外部からデータあ
るいは外付け装置を不要にし、低コストでテストの信頼
性を向上させることのできるシリアルデータ転送装置を
提供することにある。

【００１０】

【課題を解決するための手段】本発明のシリアルデータ
転送装置は、シリアル送信レジスタと，前記シリアル送
信レジスタからの出力データに付加するためのパリティ
ビットおよびストップビットをそれぞれ発生させるパリ
ティ生成回路およびストップビット発生回路と，前記シ
リアル送信レジスタを制御し且つ送信データ選択信号を
出力する送信制御回路とを備える送信回路と、シリアル
受信レジスタと，データのエラーチェックを行うエラー
検出回路と，前記シリアル受信レジスタや前記エラー検
出回路を制御する受信制御回路とを備える受信回路と、
前記シリアル送信レジスタからビットシリアルに送信さ
れるデータを送信データ出力端子へ出力するゲート手段
と、前記ビットシリアルの送信データを前記シリアル受
信レジスタに外部回線を経由せずに入力せしめるデータ
折返し手段と、修飾モード指定信号入力端子と、前記シ
リアル送信レジスタから前記出力端子へ出力される出力
データに対して付加されるデータの指定を行うデータ修
飾指定信号および前記パリティビット，ストップビット
の排他的論理和をとる第１および第２の排他的論理和ゲ
ートと、前記修飾モード指定信号入力端子からのモード
指定信号および前記送信制御回路からの前記送信データ
選択信号により前記第１および第２の排他的論理和ゲー
トの出力を選択する論理ゲート部とを有し、テストモー
ド時に前記修飾モード指定信号，前記データ修飾指定信
号を用い、前記データ折返し手段を介して前記送信デー
タの一部を修飾することにより、前記送信データの正常
受信テストとともに、前記エラー検出回路の機能をテス
トするように構成される。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は本発明の第一の実施例を示すシリア
ルデータ転送装置の回路図である。図１に示すように、
本実施例は前述した図４の従来例と同様の機能を有する
部分には、同一番号を付してある。本実施例も送信側は
データバス１に接続される送信シフトレジスタ１０と、
送信シフトクロック１７および送信データ選択信号１８
Ａ〜１８Ｃを送出する送信制御回路１１と、パリティ生
成回路１２およびストップビット発生回路１３と、送信
データ選択用トランスファゲート１４〜１６と、送信デ
ータ出力端子ＴＸＤとを有する。また、受信側は受信シ
フトレジスタ２０と、受信データ入力端子ＲＸＤと、受
信制御回路２１および受信バッファ２２と、エラー検出
回路２３とを有する。更に、これら送信側および受信側
回路に加え、テストモード指定信号入力端子ＴＥＳＴ
と、テストモード用トランスファゲート３０，３２と、
テストモード用インバータ回路３１と、データバス１に
接続される修飾指定レジスタ１００と、パリティビット
やストップビットの論理をとる排他的論理和ゲート１０
１，１０２と、データ修飾時の選択用トランスファゲー
ト１０７〜１０９と、データ修飾時の選択信号生成のた
めのインバータ回路１０３，ＯＲゲート回路１０４およ
びＡＮＤゲート回路１０５，１０６と、修飾モード指定
信号入力端子ＭＯＤとを備えている。これらテストモー
ド指定信号入力端子ＴＥＳＴおよび修飾モード指定信号
入力端子ＭＯＤは折返しテストモードを指定するための
端子である。

【００１３】まず、ＴＥＳＴ＝“０”の場合は、ＭＯＤ
の入力の論理値にかかわらず通常動作モードとなり、前
述した図４におけるＴＥＳＴ＝“０”の場合と等価とな
る。また、ＴＥＳＴ＝“１”の場合は折返しモードであ
るが、この時の修飾モード指定信号入力端子ＭＯＤの入
力論理値によって２種類の折返しモードが設定される。

【００１４】次に、これら２種類の折返しモード時の動
作について説明する。初めに、ＴＥＳＴ＝“１”でＭＯ
Ｄ＝“０”の時は、インバータ回路１０３の出力が
“１”、ＯＲゲート回路１０４の出力が“１”となり、
トランスファゲート１０７は導通状態になる。また、Ａ
ＮＤゲート回路１０５，１０６の出力は“０”となるた
め、トランスファゲート１０８，１０９は非導通状態に
なる。更に、トランスファゲート３０は導通状態、イン
バータ回路３１の出力は“０”であるから、トランスフ
ァゲート３２は非導通状態となる。以上より、ＴＥＳＴ
＝“１”でＭＯＤ＝“０”の時は、送信データ出力線１
９と受信データ入力線２７が接続される。これは前述し
た図４でＴＥＳＴ＝“１”の場合、即ち、従来例の折返
しモードに相当する。

【００１５】次に、ＴＥＳＴ＝“１”でＭＯＤ＝“１”
の時は、インバータ回路１０３の出力が“０”であるの
で、ＯＲゲート回路１０４の出力が送信制御回路１１か
ら出力する送信データ選択信号１８Ａの論理値に依存す
る。また、ＭＯＤ＝“１”であるから、ＡＮＤゲート回
路１０５，１０６の出力はそれぞれ送信データ選択信号
１８Ｂ，１８Ｃの論理値に依存する。ここで、データバ
ス１から修飾指定レジスタ１００にあらかじめＭ１＝
“１”，Ｍ０＝“０”のデータが書き込まれている場合
の折返しテストモードにおけるデータの流れを図１と図
２の参照して説明する。

【００１６】図２は図１における各部信号のタイミング
図である。図２に示すように、ここではＭ１＝“１”、
Ｍ０＝“０”のときの折返しテストモード時の動作を表
わしている。まず、データバス１から送信シフトレジス
タ１０に書き込めれたデータはスタートビットを付加
し、送信制御回路１１からの送信シフトクロック１７に
同期して、送信データ出力ＴＸＤに向けてシフトアウト
される。この時、パリティ生成回路１２は送信シフトレ
ジスタ１０からシフトアウトされたデータを受けてパリ
ティビットの論理を生成する。しかるに、スタートビッ
ト及びビデータビット送出中は送信データ選択信号１８
Ａが“１”となり、その他の選択信号１８Ｂと１８Ｃは
“０”となるので、トランスファゲート１４のみが導通
状態になる。また、ＯＲゲート回路１０４の出力は
“１”になるので、トランスファゲート１０７は導通状
態となる。しかし、ＡＮＤゲート回路１０５，１０６の
出力はどちらも“０”であるので、トランスファゲート
１０８，１０９は非導通状態となる。従って、送信シフ
トレジスタ１０→トランスファゲート１４→送信データ
出力線１９→トランスファゲート１０７→トランスファ
ゲート３０→受信データ入力線２７→受信シフトレジス
タ２０の経路により、送信データと同一のものが受信デ
ータとなる。

【００１７】また、パリティビット送出中は送信データ
選択信号１８Ｂが“１”となり、その他の選択信号１８
Ａと１８Ｃは“０”となるので、トランスファゲート１
５が導通状態、トランスファゲート１４と１６が非導通
状態となる。これにより、ＯＲゲート回路１０４の出力
は“０”となり、トランスファゲート１０７は非導通状
態になる。一方、ＡＮＤゲート回路１０５の出力は
“１”となり、トランスファゲート１０８は導通状態と
なる。更に、ＡＮＤゲート回路１０６の出力は“０”と
なり、トランスファゲート１０９は非導通状態となる。
従って、パリティ生成回路１２→トランスファゲート１
５→送信データ出力線１９の経路は、トランスファゲー
ト１０７が非導通状態のために、受信側には接続され
ず、送信データ出力端子ＴＸＤのみに接続される。その
代りに、排他的論理和ゲート回路１０１の出力→トラン
スファゲート１０８→トランスファゲート３０→受信デ
ータ入力線２７→受信シフトレジスタ２０の経路がで
き、送信経路と異なる経路を介したデータが受信データ
となる。しかるに、Ｍ１＝“１”であるから、排他的論
理和ゲート回路１０１の出力は、本来のパリティビット
値であるパリティ生成回路１２の出力をビット反転した
ものとなる。つまり、折返して受信されたパリティビッ
トについては、不正規のデータとなるように、データが
修飾されている。

【００１８】更に、ストップビット送出中及び回線未使
用状態では、送信データ選択信号１８Ｃが“１”とな
り、その他の選択信号１８Ａと１８Ｂは“０”となるの
で、トランスファゲート１６が導通状態，トランスファ
ゲート１４と１５が非導通状態になる。これにより、Ｏ
Ｒゲート回路１０４の出力は“０”になるので、トラン
スファゲート１０７は非導通状態となる。また、ＡＮＤ
ゲート回路１０５の出力も“０”であるので、トランス
ファゲート１０８も非導通状態となる。しかし、ＡＮＤ
ゲート回路１０６の出力は“１”であるので、トランス
ファゲート１０９は導通状態となる。従って、ストップ
ビット発生回路１３→トランスファゲート１６→送信デ
ータ出力線９の経路は、トランスファゲート１０７が非
導通状態のため、受信側には接続されず、送信データ出
力端子ＴＸＤのみに接続される。その代りに、排他的論
理和ゲート回路１０２の出力→トランスファゲート１０
９→トラスファゲート３０→受信データ入力線２７→受
信シフトレジスタ２０の経路ができるので、送信経路と
異なる経路を介したデータが受信データとなる。しかる
に、Ｍ０＝“０”であるから、排他的論理和ゲート回路
１０１の出力は、本来のストップ値であるストップビッ
ト発生回路１３の出力と同一論理値となる。すなわち、
折返して受信されたストップビットについては、正規の
データとなる。

【００１９】要するに、修飾指定レジスタ１００はその
ビットＭ１及びＭ０の論理値によって、受信側に折返さ
れるデータのパリティビット及びストップビットの値を
自由に修飾できるテストモード（修飾折返しモード）を
実現できる。かかる図２の例では、パリティビットが不
正規データに修飾されて受信側に折返されたため、エラ
ー検出回路２３はパリティエラーを確認し、割込み信号
２６を出力する。

【００２０】

【表１】

【００２１】以上の説明をまとめると、表１に示すよう
になる。

【００２２】図３は本発明の第二の実施例を説明するた
めのシリアルデータ転送装置における修飾モード指定回
路図である。図３に示すように、本実施例は基本的な構
成が前述した図１の第１の実施例と同様であり、異なる
点は図１における修飾指定レジスタ１００のビットＭ１
及びＭ０の修飾モード指定回路を修飾モード指定端子Ｍ
Ｄ１及びＭＤ０で構成したことにある。本実施例も動作
は前述した第１の実施例と同様であるが、本実施例はパ
リティビットとストップビットの修飾折返しモードをそ
れぞれ外部端子ＭＤ１とＭＤ０に入力する論理値で動的
に切換えることができる構成になっている。

【００２３】

【発明の効果】以上説明したように、本発明のシリアル
データ転送装置は、折返しテストモードを用いること
で、正常に送信されたデータが自己の受信装置で正常に
受信できるか否かのテストだけでなく、万一異常データ
を受信した場合にも、受信装置がエラーを検出し割込信
号を出力すること、即ちエラー検出回路が正常に機能す
るか否かのテストを折返しテストモードで行うことがで
きるので、外部から不正規データを与えてエラー検出回
路のテストを行なう必要がなく、外付け装置を用いるこ
となしに低コストでテストの信頼性を向上させることが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すシリアルデータ転
送装置の回路図である。

【図２】図１における各部信号のタイミング図である。

【図３】本発明の第二の実施例を説明するためのシリア
ルデータ転送装置における修飾モード指定回路図であ
る。

【図４】従来の一例を示すシリアルデータ転送装置の回
路図である。

【図５】図４におけるデータ転送フォーマットを説明す
るための各種ビットのタイミング図である。

【符号の説明】

１データバス１０送信シフトレジスタ１１送信制御回路１２パリティ生成回路１３ストップビット発生回路１４〜１６，３０，３２，１０７〜１０９トランス
ファゲート２０受信シフトレジスタ２１受信制御回路２２受信バッファ２３エラー検出回路３１，１０３インバータ回路１００修飾指定レジスタ１０１，１０２排他的論理和ゲート１０４ＯＲゲート回路１０５，１０６ＡＮＤゲート回路ＴＸＤ送信データ出力端子ＲＸＤ受信データ入力端子ＴＥＳＴテストモード指定信号入力端子ＭＯＤ修飾モード指定信号入力端子ＭＤ１，ＭＤ２修飾指定端子

Claims

(57)【特許請求の範囲】

【請求項１】シリアル送信レジスタと，前記シリアル
送信レジスタからの出力データに付加するためのパリテ
ィビットおよびストップビットをそれぞれ発生させるパ
リティ生成回路およびストップビット発生回路と，前記
シリアル送信レジスタを制御し且つ送信データ選択信号
を出力する送信制御回路とを備える送信回路と、シリア
ル受信レジスタと，データのエラーチェックを行うエラ
ー検出回路と，前記シリアル受信レジスタや前記エラー
検出回路を制御する受信制御回路とを備える受信回路
と、前記シリアル送信レジスタからビットシリアルに送
信されるデータを送信データ出力端子へ出力するゲート
手段と、前記ビットシリアルの送信データを前記シリア
ル受信レジスタに外部回線を経由せずに入力せしめるデ
ータ折返し手段と、修飾モード指定信号入力端子と、前
記シリアル送信レジスタから前記出力端子へ出力される
出力データに対して付加されるデータの指定を行うデー
タ修飾指定信号および前記パリティビット，ストップビ
ットの排他的論理和をとる第１および第２の排他的論理
和ゲートと、前記修飾モード指定信号入力端子からのモ
ード指定信号および前記送信制御回路からの前記送信デ
ータ選択信号により前記第１および第２の排他的論理和
ゲートの出力を選択する論理ゲート部とを有し、テスト
モード時に前記修飾モード指定信号，前記データ修飾指
定信号を用い、前記データ折返し手段を介して前記送信
データの一部を修飾することにより、前記送信データの
正常受信テストとともに、前記エラー検出回路の機能を
テストすることを特徴とするシリアルデータ転送装置。