JPH06104875A - シリアルポート - Google Patents
シリアルポートInfo
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- JPH06104875A JPH06104875A JP4254665A JP25466592A JPH06104875A JP H06104875 A JPH06104875 A JP H06104875A JP 4254665 A JP4254665 A JP 4254665A JP 25466592 A JP25466592 A JP 25466592A JP H06104875 A JPH06104875 A JP H06104875A
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- serial data
- serial
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- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
(57)【要約】
【目的】 パリティエラーチェック機能とフレーミング
エラーチェック機能を含めたシリアルポートの全機能の
テストを簡便に行う。 【構成】 パリティエラーチェック機能やフレーミング
エラーチェック機能等をテストする場合、出力端子ＯＵ
Ｔと入力端子ＩＮを接続し、テスト用の並列データを送
信データレジスタ４１に書き込むと、その並列データが
送信シフトレジスタ４５で直列データに変換される。こ
の際、パリティビット設定フラグ４４及びＥＸＯＲ４３
により、直列データを構成するパリティビットの状態が
任意に設定され、さらにストップビット設定フラグ４６
により、該直列データを構成するストップビットの状態
が任意に設定される。設定された直列データは、ＯＵＴ
及びＩＮを介して直列データ受信回路５０側へ送られ、
全機能テストが行われる。
エラーチェック機能を含めたシリアルポートの全機能の
テストを簡便に行う。 【構成】 パリティエラーチェック機能やフレーミング
エラーチェック機能等をテストする場合、出力端子ＯＵ
Ｔと入力端子ＩＮを接続し、テスト用の並列データを送
信データレジスタ４１に書き込むと、その並列データが
送信シフトレジスタ４５で直列データに変換される。こ
の際、パリティビット設定フラグ４４及びＥＸＯＲ４３
により、直列データを構成するパリティビットの状態が
任意に設定され、さらにストップビット設定フラグ４６
により、該直列データを構成するストップビットの状態
が任意に設定される。設定された直列データは、ＯＵＴ
及びＩＮを介して直列データ受信回路５０側へ送られ、
全機能テストが行われる。
Description
【０００１】
【産業上の利用分野】本発明は、並列データを直列デー
タに変換して送信し、また直列データを受信して並列デ
ータに変換する機能を有するシリアルポート、特に、パ
リティエラーチェック、フレーミングエラーチェック等
のテスト機能を備えたシリアルポートに関するものであ
る。
タに変換して送信し、また直列データを受信して並列デ
ータに変換する機能を有するシリアルポート、特に、パ
リティエラーチェック、フレーミングエラーチェック等
のテスト機能を備えたシリアルポートに関するものであ
る。
【０００２】
【従来の技術】シリアルポートは、並列データを直列デ
ータに変換して送信し、また直列データを受信して並列
データに変換する機能を有するもので、少ない信号線で
装置間のデータ転送を可能とする。この種のシリアルポ
ートに関する技術としては、例えば次のような文献に記
載されるものがあり、単体の大規模集積回路（ＬＳＩ）
として、あるいは１チップマイクロコンピュータ等に周
辺機能として集積され製品化されている。 文献；「日立マイクロコンピュータデータブック ８／
１６ビットマイクロコンピュータ周辺ＬＳＩ」２版（昭
６３−２）（株）日立製作所、Ｐ．３１２−３２８ 図２は、前記文献に記載された従来のシリアルポートの
概略の構成ブロック図である。このシリアルポートは、
並列データを直列データに変換して送信する直列データ
送信回路１０と、直列データを受信して並列データに変
換する直列データ受信回路２０と、該直列データ送信回
路１０または直列データ受信回路２０とデータバスＤＢ
との入出力等を制御するコントロール回路３０とを、備
えている。データバスＤＢは、図示しないマイクロプロ
セッサのデータバスと接続される。直列データ送信回路
１０は、コントロール回路３０からの並列データを格納
する送信データレジスタ１１と、該送信データレジスタ
１１に格納された並列データを直列データに変換して出
力端子ＯＵＴから送信する送信シフトレジスタ１２と
を、備えている。直列データ受信回路２０は、入力端子
ＩＮから入力された直列データを受信して並列データに
変換する受信シフトレジスタ２１と、該受信シフトレジ
スタ２１で変換された並列データを格納する受信データ
レジスタ２２とを、備えている。
ータに変換して送信し、また直列データを受信して並列
データに変換する機能を有するもので、少ない信号線で
装置間のデータ転送を可能とする。この種のシリアルポ
ートに関する技術としては、例えば次のような文献に記
載されるものがあり、単体の大規模集積回路（ＬＳＩ）
として、あるいは１チップマイクロコンピュータ等に周
辺機能として集積され製品化されている。 文献；「日立マイクロコンピュータデータブック ８／
１６ビットマイクロコンピュータ周辺ＬＳＩ」２版（昭
６３−２）（株）日立製作所、Ｐ．３１２−３２８ 図２は、前記文献に記載された従来のシリアルポートの
概略の構成ブロック図である。このシリアルポートは、
並列データを直列データに変換して送信する直列データ
送信回路１０と、直列データを受信して並列データに変
換する直列データ受信回路２０と、該直列データ送信回
路１０または直列データ受信回路２０とデータバスＤＢ
との入出力等を制御するコントロール回路３０とを、備
えている。データバスＤＢは、図示しないマイクロプロ
セッサのデータバスと接続される。直列データ送信回路
１０は、コントロール回路３０からの並列データを格納
する送信データレジスタ１１と、該送信データレジスタ
１１に格納された並列データを直列データに変換して出
力端子ＯＵＴから送信する送信シフトレジスタ１２と
を、備えている。直列データ受信回路２０は、入力端子
ＩＮから入力された直列データを受信して並列データに
変換する受信シフトレジスタ２１と、該受信シフトレジ
スタ２１で変換された並列データを格納する受信データ
レジスタ２２とを、備えている。
【０００３】次に、図２のシリアルポートの動作を説明
する。直列データを送信する場合、図示しないマイクロ
プロセッサからデータバスＤＢ及びコントロール回路３
０を介して送信データレジスタ１１へ並列データが書き
込まれる。書き込まれた並列データは、送信シフトレジ
スタ１２へ転送され、そこで直列データに変換され、出
力端子ＯＵＴから送信される。また、直列データを受信
する場合、入力端子ＩＮから入力された直列データは受
信シフトレジスタ２１に取り込まれ、そこで並列データ
に変換されて受信データレジスタ２２へ格納される。そ
して、図示しないマイクロプロセッサでは、受信データ
レジスタ２２に格納された並列データをコントロール回
路３０及びデータバスＤＢを介して読み出すことができ
る。このようにして送受信される直列データの形式を図
３に示す。図３は、転送データビットにスタートビット
及びストップビットが付加され直列データとして送受信
される調歩同期式シリアルポートのデータ形式である。
例えば、８ビットのデータビットＢ０〜Ｂ７は、“０”
レベルのスタートビットと、“１”レベルのストップビ
ットにはさまれた形となっている。以上のようなシリア
ルポートでは、データの送受信の際のエラー発生に対し
て、パリティエラーチェック、フレーミングエラーチェ
ック、及びオーバーランエラーチェックの３つのチェッ
ク機能が標準的に設けられている。
する。直列データを送信する場合、図示しないマイクロ
プロセッサからデータバスＤＢ及びコントロール回路３
０を介して送信データレジスタ１１へ並列データが書き
込まれる。書き込まれた並列データは、送信シフトレジ
スタ１２へ転送され、そこで直列データに変換され、出
力端子ＯＵＴから送信される。また、直列データを受信
する場合、入力端子ＩＮから入力された直列データは受
信シフトレジスタ２１に取り込まれ、そこで並列データ
に変換されて受信データレジスタ２２へ格納される。そ
して、図示しないマイクロプロセッサでは、受信データ
レジスタ２２に格納された並列データをコントロール回
路３０及びデータバスＤＢを介して読み出すことができ
る。このようにして送受信される直列データの形式を図
３に示す。図３は、転送データビットにスタートビット
及びストップビットが付加され直列データとして送受信
される調歩同期式シリアルポートのデータ形式である。
例えば、８ビットのデータビットＢ０〜Ｂ７は、“０”
レベルのスタートビットと、“１”レベルのストップビ
ットにはさまれた形となっている。以上のようなシリア
ルポートでは、データの送受信の際のエラー発生に対し
て、パリティエラーチェック、フレーミングエラーチェ
ック、及びオーバーランエラーチェックの３つのチェッ
ク機能が標準的に設けられている。
【０００４】図４は、図３に示す直列データにパリティ
ビットが付加された直列データの形式を示す図である。
図４に示すように、パリティチェックは、データビット
Ｂ０〜Ｂ７とストップビット“１”との間に該データビ
ットに対するパリティビットＰを挿入して直列データを
送信し、受信時にはデータビットＢ０〜Ｂ７とパリティ
ビットＰを照合して、受信された直列データのビット欠
けの発生を検出するものである。フレーミングエラーチ
ェックは、直列データの受信時に正常に同期がとられて
いるか否かを検出するもので、図３のストップビット
“１”のタイミングで、受信した直列データが“０”レ
ベルのときにフレーミングエラーの発生とする。また、
オーバーランエラーチェックは、受信した直列データが
消失したか否かを検出するもので、図２の受信データレ
ジスタ２２に格納されているデータを読み出す前に、次
の直列データが受信シフトレジスタ２１に入力されたた
めに、そのデータを受信データレジスタ２２へ転送でき
ずに消失した場合にオーバーランエラーの発生とする。
このような直列データの送受信時に関するエラー検出機
能を備えたテストを行う場合、一般的に次のようにして
実行される。図２の直列データ用出力端子ＯＵＴと入力
端子ＩＮを接続し、適当な送信データを送信データレジ
スタ１１に書き込む。これにより、送信シフトレジスタ
１２、出力端子ＯＵＴ、入力端子ＩＮ、及び受信シフト
レジスタ２１を介して、送信したデータが受信データレ
ジスタ２２に格納される。そこで、受信データレジスタ
２２に格納された送信データを読み出し、送信したデー
タと照合することによってシリアルポートのテストを行
う。
ビットが付加された直列データの形式を示す図である。
図４に示すように、パリティチェックは、データビット
Ｂ０〜Ｂ７とストップビット“１”との間に該データビ
ットに対するパリティビットＰを挿入して直列データを
送信し、受信時にはデータビットＢ０〜Ｂ７とパリティ
ビットＰを照合して、受信された直列データのビット欠
けの発生を検出するものである。フレーミングエラーチ
ェックは、直列データの受信時に正常に同期がとられて
いるか否かを検出するもので、図３のストップビット
“１”のタイミングで、受信した直列データが“０”レ
ベルのときにフレーミングエラーの発生とする。また、
オーバーランエラーチェックは、受信した直列データが
消失したか否かを検出するもので、図２の受信データレ
ジスタ２２に格納されているデータを読み出す前に、次
の直列データが受信シフトレジスタ２１に入力されたた
めに、そのデータを受信データレジスタ２２へ転送でき
ずに消失した場合にオーバーランエラーの発生とする。
このような直列データの送受信時に関するエラー検出機
能を備えたテストを行う場合、一般的に次のようにして
実行される。図２の直列データ用出力端子ＯＵＴと入力
端子ＩＮを接続し、適当な送信データを送信データレジ
スタ１１に書き込む。これにより、送信シフトレジスタ
１２、出力端子ＯＵＴ、入力端子ＩＮ、及び受信シフト
レジスタ２１を介して、送信したデータが受信データレ
ジスタ２２に格納される。そこで、受信データレジスタ
２２に格納された送信データを読み出し、送信したデー
タと照合することによってシリアルポートのテストを行
う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
シリアルポートでは、次のような課題があった。従来の
シリアルポートでは、正常な送受信状態のテスト、及び
オーバーランエラーチェックの機能のテストは可能であ
る。ところが、パリティエラーチェック、及びフレーミ
ングエラーチェックの機能に関しては、図２の出力端子
ＯＵＴからは常に正常な直列データが出力され、その直
列データが入力端子ＩＮから入力されるため、該パリテ
ィエラーチェック及びフレーミングエラーチェックのテ
ストが不可能である。そのため、図２の出力端子ＯＵＴ
と入力端子ＩＮを接続する簡便なテスト方法が採用でき
ず、入力端子ＩＮに外部から、パリティエラーあるいは
フレーミングエラーを発生させる直列データを入力さ
せ、パリティエラーチェック及びフレーミングエラーチ
ェックのテストをせざるを得なかった。本発明は、前記
従来技術が持っていた課題として、パリティエラーチェ
ック機能とフレーミングエラーチェック機能のテストを
簡便にできないという点について解決したシリアルポー
トを提供するものである。
シリアルポートでは、次のような課題があった。従来の
シリアルポートでは、正常な送受信状態のテスト、及び
オーバーランエラーチェックの機能のテストは可能であ
る。ところが、パリティエラーチェック、及びフレーミ
ングエラーチェックの機能に関しては、図２の出力端子
ＯＵＴからは常に正常な直列データが出力され、その直
列データが入力端子ＩＮから入力されるため、該パリテ
ィエラーチェック及びフレーミングエラーチェックのテ
ストが不可能である。そのため、図２の出力端子ＯＵＴ
と入力端子ＩＮを接続する簡便なテスト方法が採用でき
ず、入力端子ＩＮに外部から、パリティエラーあるいは
フレーミングエラーを発生させる直列データを入力さ
せ、パリティエラーチェック及びフレーミングエラーチ
ェックのテストをせざるを得なかった。本発明は、前記
従来技術が持っていた課題として、パリティエラーチェ
ック機能とフレーミングエラーチェック機能のテストを
簡便にできないという点について解決したシリアルポー
トを提供するものである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、並列データを直列データに変換して
送信する手段、及びパリティビット発生回路で発生させ
たパリティビットを該直列データに付加する手段を有す
る直列データ送信回路と、送られてきた直列データを受
信して並列データに変換する手段、及び該直列データの
パリティチェックを行う手段を有する直列データ受信回
路とを、備えたシリアルポートにおいて、前記パリティ
ビット発生回路の出力を変更して前記直列データを構成
するパリティビットの状態を任意に設定する設定手段
を、設けている。第２の発明では、第１の発明と同様な
直列データ送信回路及び直列データ受信回路を備えた調
歩同期式シリアルポートにおいて、前記パリティビット
発生回路の出力を変更して送信する前記直列データを構
成するパリティビットの状態を任意に設定する第１の設
定手段と、送信する前記直列データを構成するストップ
ビットの状態を任意に設定する第２の設定手段とを、設
けている。
を解決するために、並列データを直列データに変換して
送信する手段、及びパリティビット発生回路で発生させ
たパリティビットを該直列データに付加する手段を有す
る直列データ送信回路と、送られてきた直列データを受
信して並列データに変換する手段、及び該直列データの
パリティチェックを行う手段を有する直列データ受信回
路とを、備えたシリアルポートにおいて、前記パリティ
ビット発生回路の出力を変更して前記直列データを構成
するパリティビットの状態を任意に設定する設定手段
を、設けている。第２の発明では、第１の発明と同様な
直列データ送信回路及び直列データ受信回路を備えた調
歩同期式シリアルポートにおいて、前記パリティビット
発生回路の出力を変更して送信する前記直列データを構
成するパリティビットの状態を任意に設定する第１の設
定手段と、送信する前記直列データを構成するストップ
ビットの状態を任意に設定する第２の設定手段とを、設
けている。
【０００７】
【作用】第１の発明によれば、以上のようにシリアルポ
ートを構成したので、直列データ送信回路から出力され
る直列データの出力端子と直列データ受信回路に入力さ
れる直列データの入力端子とを接続し、該直列データ送
信回路内の設定手段により、パリティビット発生回路の
出力を変更して直列データを構成するパリティビットの
状態を任意に設定すれば、その直列データが送信データ
受信回路へ送られ、該送信データ受信回路でパリティエ
ラーチェック機能のテストが簡便に行える。
ートを構成したので、直列データ送信回路から出力され
る直列データの出力端子と直列データ受信回路に入力さ
れる直列データの入力端子とを接続し、該直列データ送
信回路内の設定手段により、パリティビット発生回路の
出力を変更して直列データを構成するパリティビットの
状態を任意に設定すれば、その直列データが送信データ
受信回路へ送られ、該送信データ受信回路でパリティエ
ラーチェック機能のテストが簡便に行える。
【０００８】第２の発明によれば、第１の発明と同様
に、直列データ送信回路の出力端子と直列データ受信回
路の入力端子とを接続し、該直列データ送信回路内の第
１及び第２の設定手段により、直列データを構成するパ
リティビット及びストップビットの状態を任意に設定す
れば、その直列データが直列データ受信回路へ入力され
る。そのため、直列データ受信回路においてパリティエ
ラーチェック機能及びフレーミングエラーチェック機能
等の全機能テストが簡便に行える。従って、前記課題を
解決できるのである。
に、直列データ送信回路の出力端子と直列データ受信回
路の入力端子とを接続し、該直列データ送信回路内の第
１及び第２の設定手段により、直列データを構成するパ
リティビット及びストップビットの状態を任意に設定す
れば、その直列データが直列データ受信回路へ入力され
る。そのため、直列データ受信回路においてパリティエ
ラーチェック機能及びフレーミングエラーチェック機能
等の全機能テストが簡便に行える。従って、前記課題を
解決できるのである。
【０００９】
【実施例】図１は、本発明の実施例を示す調歩同期式シ
リアルポートの概略の構成ブロック図である。このシリ
アルポートは、並列データを直列データに変換して出力
端子ＯＵＴより送信する直列データ送信回路４０と、入
力端子ＩＮより送られてきた直列データを受信して並列
データに変換する直列データ受信回路５０と、該直列デ
ータ送信回路４０及び直列データ受信回路５０とデータ
バスＤＢとの間の入出力等を制御するコントロール回路
６０とを、備えている。直列データ送信回路４０は、コ
ントロール回路６０から送られてくる並列データを格納
する送信データレジスタ４１を有し、その出力側にパリ
ティビット発生回路４２が接続されている。パリティビ
ット発生回路４２は、送信データレジスタ４１の出力に
基づきパリティビットを発生する回路であり、その出力
側に２入力排他的論理和ゲート（以下、ＥＸＯＲとい
う）４３の一方の入力側が接続されている。このＥＸＯ
Ｒ４３の他方の入力側には、１ビット構成のパリティビ
ット設定フラグ４４が接続されている。これらのＥＸＯ
Ｒ４３及びパリティビット設定フラグ４４により、直列
データを構成するパリティビットの状態を任意に設定す
る第１の設定手段が構成されている。送信データレジス
タ４１及びＥＸＯＲ４３の出力側には、例えば１１ビッ
トｂ0 〜ｂ10構成の送信シフトレジスタ４５が接続され
ている。送信シフトレジスタ４５は、並列データ入力端
子に入力されるデータを取り込んだ後に１ビットずつ直
列データとして出力端子ＯＵＴから出力する並列／直列
変換機能を有している。この送信シフトレジスタ４５に
おいて、ビットｂ0 の並列データ入力端子は“０”レベ
ルに固定され、ビットｂ1 〜ｂ8 の並列データ入力端子
が送信データレジスタ４１の出力側と接続されている。
さらに、ビットｂ9 の並列データ入力端子が、ＥＸＯＲ
４３の出力側と接続され、ビットｂ10の並列データ入力
端子が、直列データを構成するストップビットの状態を
任意に設定するための第２の設定手段（例えば、１ビッ
ト構成のストップビット設定フラグ）４６の出力側と接
続されている。
リアルポートの概略の構成ブロック図である。このシリ
アルポートは、並列データを直列データに変換して出力
端子ＯＵＴより送信する直列データ送信回路４０と、入
力端子ＩＮより送られてきた直列データを受信して並列
データに変換する直列データ受信回路５０と、該直列デ
ータ送信回路４０及び直列データ受信回路５０とデータ
バスＤＢとの間の入出力等を制御するコントロール回路
６０とを、備えている。直列データ送信回路４０は、コ
ントロール回路６０から送られてくる並列データを格納
する送信データレジスタ４１を有し、その出力側にパリ
ティビット発生回路４２が接続されている。パリティビ
ット発生回路４２は、送信データレジスタ４１の出力に
基づきパリティビットを発生する回路であり、その出力
側に２入力排他的論理和ゲート（以下、ＥＸＯＲとい
う）４３の一方の入力側が接続されている。このＥＸＯ
Ｒ４３の他方の入力側には、１ビット構成のパリティビ
ット設定フラグ４４が接続されている。これらのＥＸＯ
Ｒ４３及びパリティビット設定フラグ４４により、直列
データを構成するパリティビットの状態を任意に設定す
る第１の設定手段が構成されている。送信データレジス
タ４１及びＥＸＯＲ４３の出力側には、例えば１１ビッ
トｂ0 〜ｂ10構成の送信シフトレジスタ４５が接続され
ている。送信シフトレジスタ４５は、並列データ入力端
子に入力されるデータを取り込んだ後に１ビットずつ直
列データとして出力端子ＯＵＴから出力する並列／直列
変換機能を有している。この送信シフトレジスタ４５に
おいて、ビットｂ0 の並列データ入力端子は“０”レベ
ルに固定され、ビットｂ1 〜ｂ8 の並列データ入力端子
が送信データレジスタ４１の出力側と接続されている。
さらに、ビットｂ9 の並列データ入力端子が、ＥＸＯＲ
４３の出力側と接続され、ビットｂ10の並列データ入力
端子が、直列データを構成するストップビットの状態を
任意に設定するための第２の設定手段（例えば、１ビッ
ト構成のストップビット設定フラグ）４６の出力側と接
続されている。
【００１０】直列データ受信回路５０は、入力端子ＩＮ
から入力される直列データを並列データに変換する受信
シフトレジスタ５１を有し、それにはパリティチェック
回路５２と受信データレジスタ５３が接続されている。
パリティチェック回路５２は、受信した直列データのビ
ット欠けの発生を検出する回路である。受信データレジ
スタ５３は、受信シフトレジスタ５１で変換された並列
データを格納する回路である。この直列データ受信回路
５０には、パリティエラーチェック機能の他に、図示し
ないがフレーミングエラーチェック機能及びオーバーラ
ンエラーチェック機能等も設けられている。コントロー
ル回路６０に接続されたデータバスＤＢは、例えば図示
しないマイクロプロセッサのデータバスと接続され、該
データバスＤＢ及びコントロール回路６０を介して並列
データを送信データレジスタ４１に書き込んだり、ある
いはパリティビット設定フラグ４４とストップビット設
定フラグ４６の状態を変更することが可能な構成になっ
ている。
から入力される直列データを並列データに変換する受信
シフトレジスタ５１を有し、それにはパリティチェック
回路５２と受信データレジスタ５３が接続されている。
パリティチェック回路５２は、受信した直列データのビ
ット欠けの発生を検出する回路である。受信データレジ
スタ５３は、受信シフトレジスタ５１で変換された並列
データを格納する回路である。この直列データ受信回路
５０には、パリティエラーチェック機能の他に、図示し
ないがフレーミングエラーチェック機能及びオーバーラ
ンエラーチェック機能等も設けられている。コントロー
ル回路６０に接続されたデータバスＤＢは、例えば図示
しないマイクロプロセッサのデータバスと接続され、該
データバスＤＢ及びコントロール回路６０を介して並列
データを送信データレジスタ４１に書き込んだり、ある
いはパリティビット設定フラグ４４とストップビット設
定フラグ４６の状態を変更することが可能な構成になっ
ている。
【００１１】図５は図１のシリアルポートにおける直列
データの形式を示す図であり、この図を参照しつつ、図
１のシリアルポートの動作を説明する。通常の送受信動
作の場合、図示しないマイクロプロセッサは、図１のパ
リティビット設定フラグ４４に対して“０”データを、
ストップビット設定フラグ４６に対して“１”データを
設定する。マイクロプロセッサが並列データをデータバ
スＤＢ及びコントロール回路６０を介して送信データレ
ジスタ４１に書き込むと、パリティビット発生回路４２
は該送信データレジスタ４１に格納された並列データに
従い、適切なパリティビットを発生し、ＥＸＯＲ４３へ
送る。
データの形式を示す図であり、この図を参照しつつ、図
１のシリアルポートの動作を説明する。通常の送受信動
作の場合、図示しないマイクロプロセッサは、図１のパ
リティビット設定フラグ４４に対して“０”データを、
ストップビット設定フラグ４６に対して“１”データを
設定する。マイクロプロセッサが並列データをデータバ
スＤＢ及びコントロール回路６０を介して送信データレ
ジスタ４１に書き込むと、パリティビット発生回路４２
は該送信データレジスタ４１に格納された並列データに
従い、適切なパリティビットを発生し、ＥＸＯＲ４３へ
送る。
【００１２】送信シフトレジスタ４５のビットｂ1 〜ｂ
8 の並列データ入力端子には、送信データレジスタ４１
に格納されている並列データがそれぞれ入力される。送
信シフトレジスタ４５のビットｂ9 の並列データ入力端
子には、ＥＸＯＲ４３を介してパリティビット発生回路
４２の出力が入力され、ビットｂ10の並列データ入力端
子には、ストップビット設定フラグ４６で設定された
“１”レベルが入力される。さらに、送信シフトレジス
タ４５のビットｂ0 の並列データ入力端子には“０”レ
ベルが入力され、それらの各入力信号が該送信シフトレ
ジスタ４５に格納される。送信シフトレジスタ４５に格
納されたデータは、図５に示す直列データの形式で、出
力端子ＯＵＴから送信される。
8 の並列データ入力端子には、送信データレジスタ４１
に格納されている並列データがそれぞれ入力される。送
信シフトレジスタ４５のビットｂ9 の並列データ入力端
子には、ＥＸＯＲ４３を介してパリティビット発生回路
４２の出力が入力され、ビットｂ10の並列データ入力端
子には、ストップビット設定フラグ４６で設定された
“１”レベルが入力される。さらに、送信シフトレジス
タ４５のビットｂ0 の並列データ入力端子には“０”レ
ベルが入力され、それらの各入力信号が該送信シフトレ
ジスタ４５に格納される。送信シフトレジスタ４５に格
納されたデータは、図５に示す直列データの形式で、出
力端子ＯＵＴから送信される。
【００１３】直列データを受信する場合、入力端子ＩＮ
から入力された直列データが受信シフトレジスタ５１に
取り込まれ、そこで並列データに変換されて受信データ
レジスタ５３に格納される。そして、図示しないマイク
ロプロセッサは、コントロール回路６０及びデータバス
ＤＢを介して並列データを読み出すことができる。異常
データの送信により、シリアルポートの有するパリティ
エラーチェック機能及びフレーミングエラーチェック機
能をテストする場合、直列データの出力端子ＯＵＴと入
力端子ＩＮを接続し、さらに図示しないマイクロプロセ
ッサによってパリティビット設定フラグ４４に“１”デ
ータを、ストップビット設定フラグ４６に“０”データ
を設定する。そして、適当な並列データをデータバスＤ
Ｂ及びコントロール回路６０を介して送信データレジス
タ４１に書き込むと、パリティビット発生回路４２は該
送信データレジスタ４１に格納された並列データに従
い、適切なパリティビットを発生し、ＥＸＯＲ４３へ送
る。
から入力された直列データが受信シフトレジスタ５１に
取り込まれ、そこで並列データに変換されて受信データ
レジスタ５３に格納される。そして、図示しないマイク
ロプロセッサは、コントロール回路６０及びデータバス
ＤＢを介して並列データを読み出すことができる。異常
データの送信により、シリアルポートの有するパリティ
エラーチェック機能及びフレーミングエラーチェック機
能をテストする場合、直列データの出力端子ＯＵＴと入
力端子ＩＮを接続し、さらに図示しないマイクロプロセ
ッサによってパリティビット設定フラグ４４に“１”デ
ータを、ストップビット設定フラグ４６に“０”データ
を設定する。そして、適当な並列データをデータバスＤ
Ｂ及びコントロール回路６０を介して送信データレジス
タ４１に書き込むと、パリティビット発生回路４２は該
送信データレジスタ４１に格納された並列データに従
い、適切なパリティビットを発生し、ＥＸＯＲ４３へ送
る。
【００１４】送信シフトレジスタ４５のビットｂ1 〜ｂ
8 の並列データ入力端子には送信データレジスタ４１に
格納されている並列データが、ビットｂ9 の並列データ
入力端子にはＥＸＯＲ４３を介して反転されたパリティ
ビット発生回路４２の出力が、ビットｂ10の並列データ
入力端子にはストップビット設定フラグ４６に設定され
た“０”レベルが、それぞれ入力される。さらに、送信
シフトレジスタ４５のビットｂ0 の並列データ入力端子
には“０”レベルが入力され、それらの入力データが該
送信シフトレジスタ４５に格納される。送信シフトレジ
スタ４５に格納されたデータは、図５に示す直列データ
の形式で出力端子ＯＵＴから送信され、入力端子ＩＮを
介して直列データ受信回路５０側へ送られる。図５に示
す直列データのパリティビットＰは、データビットＢ０
〜Ｂ７に対するパリティビットとは反転した状態となっ
ており、また、ストップビットのタイミングでは直列デ
ータの状態が“０”レベルとなっている。直列データ受
信回路５０では、入力端子ＩＮからの直列データを受信
シフトレジスタ５１で並列データに変換し、それを受信
データレジスタ５３に格納する。このとき、受信したパ
リティビットＰは、受信したデータビットＢ０〜Ｂ７に
対する正常なパリティとは反転した値となっており、ま
たストップビットのタイミングで受信した直列データの
状態が、“０”レベルとなっている。従って、異常デー
タの受信により、直列データ受信回路におけるパリティ
エラーチェック機能及びフレーミングエラーチェック機
能のテストが行われる。
8 の並列データ入力端子には送信データレジスタ４１に
格納されている並列データが、ビットｂ9 の並列データ
入力端子にはＥＸＯＲ４３を介して反転されたパリティ
ビット発生回路４２の出力が、ビットｂ10の並列データ
入力端子にはストップビット設定フラグ４６に設定され
た“０”レベルが、それぞれ入力される。さらに、送信
シフトレジスタ４５のビットｂ0 の並列データ入力端子
には“０”レベルが入力され、それらの入力データが該
送信シフトレジスタ４５に格納される。送信シフトレジ
スタ４５に格納されたデータは、図５に示す直列データ
の形式で出力端子ＯＵＴから送信され、入力端子ＩＮを
介して直列データ受信回路５０側へ送られる。図５に示
す直列データのパリティビットＰは、データビットＢ０
〜Ｂ７に対するパリティビットとは反転した状態となっ
ており、また、ストップビットのタイミングでは直列デ
ータの状態が“０”レベルとなっている。直列データ受
信回路５０では、入力端子ＩＮからの直列データを受信
シフトレジスタ５１で並列データに変換し、それを受信
データレジスタ５３に格納する。このとき、受信したパ
リティビットＰは、受信したデータビットＢ０〜Ｂ７に
対する正常なパリティとは反転した値となっており、ま
たストップビットのタイミングで受信した直列データの
状態が、“０”レベルとなっている。従って、異常デー
タの受信により、直列データ受信回路におけるパリティ
エラーチェック機能及びフレーミングエラーチェック機
能のテストが行われる。
【００１５】以上のように、本実施例では、直列データ
送信回路４０に、直列データを構成するパリティビット
とストップビットの状態を任意に設定できるＥＸＯＲ４
３及びパリティビット設定フラグ４４とストップビット
設定フラグ４６とを設けている。そのため、直列データ
の出力端子ＯＵＴと入力端子ＩＮを接続することによ
り、正常なデータの送受信テストと、異常データの送信
によって直列データ受信回路５０側でパリティエラーチ
ェック機能及びフレーミングエラーチェック機能のテス
トが可能となる。従って、従来のようにテスト用に作成
した直列データを外部から入力端子ＩＮに入力すること
なく、簡便に、シリアルポートの全機能のテストが可能
となる。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。例えば、上記実施例では調歩同期
式シリアルポートの例で説明したが、クロック同期式シ
リアルポートにおいても、パリティエラーチェック機能
のテストのために上記実施例を適用できる。また、送信
シフトレジスタ４５を他の任意のビット数構成にした
り、ＥＸＯＲ４３及びパリティビット設定フラグ４４を
他の回路構成の設定手段で構成したり、あるいはストッ
プビット設定フラグ４６を他の回路構成の設定手段で構
成する等、種々の変形が可能である。
送信回路４０に、直列データを構成するパリティビット
とストップビットの状態を任意に設定できるＥＸＯＲ４
３及びパリティビット設定フラグ４４とストップビット
設定フラグ４６とを設けている。そのため、直列データ
の出力端子ＯＵＴと入力端子ＩＮを接続することによ
り、正常なデータの送受信テストと、異常データの送信
によって直列データ受信回路５０側でパリティエラーチ
ェック機能及びフレーミングエラーチェック機能のテス
トが可能となる。従って、従来のようにテスト用に作成
した直列データを外部から入力端子ＩＮに入力すること
なく、簡便に、シリアルポートの全機能のテストが可能
となる。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。例えば、上記実施例では調歩同期
式シリアルポートの例で説明したが、クロック同期式シ
リアルポートにおいても、パリティエラーチェック機能
のテストのために上記実施例を適用できる。また、送信
シフトレジスタ４５を他の任意のビット数構成にした
り、ＥＸＯＲ４３及びパリティビット設定フラグ４４を
他の回路構成の設定手段で構成したり、あるいはストッ
プビット設定フラグ４６を他の回路構成の設定手段で構
成する等、種々の変形が可能である。
【００１６】
【発明の効果】以上詳細に説明したように、シリアルポ
ートの直列データ送信回路にパリティビット発生回路の
出力を変更してパリティビットの状態を任意に設定する
設定手段を設けたので、シリアルポートの直列データの
出力端子と入力端子を接続することにより、パリティエ
ラーチェック機能のテストを簡便に行うことができる。
第２の発明によれば、調歩同期式シリアルポートの直列
データ送信回路に、直列データを構成するパリティビッ
トとストップビットの状態を任意に設定できる第１と第
２の設定手段を設けたので、該シリアルポートの直列デ
ータの出力端子と入力端子を接続することにより、正常
なデータの送受信テストと、異常データの送信によって
パリティエラーチェック機能及びフレーミングエラーチ
ェック機能のテストが可能となり、簡便にシリアルポー
トの全テストが可能となる。
ートの直列データ送信回路にパリティビット発生回路の
出力を変更してパリティビットの状態を任意に設定する
設定手段を設けたので、シリアルポートの直列データの
出力端子と入力端子を接続することにより、パリティエ
ラーチェック機能のテストを簡便に行うことができる。
第２の発明によれば、調歩同期式シリアルポートの直列
データ送信回路に、直列データを構成するパリティビッ
トとストップビットの状態を任意に設定できる第１と第
２の設定手段を設けたので、該シリアルポートの直列デ
ータの出力端子と入力端子を接続することにより、正常
なデータの送受信テストと、異常データの送信によって
パリティエラーチェック機能及びフレーミングエラーチ
ェック機能のテストが可能となり、簡便にシリアルポー
トの全テストが可能となる。
【図１】本発明の実施例を示す調歩同期式シリアルポー
トの概略の構成ブロック図である。
トの概略の構成ブロック図である。
【図２】従来のシリアルポートの概略の構成ブロック図
である。
である。
【図３】図２のシリアルポートで送受信される直列デー
タの形式を示す図である。
タの形式を示す図である。
【図４】図３の直列データにパリティビットが付加され
た直列データの形式を示す図である。
た直列データの形式を示す図である。
【図５】図１のシリアルポートで送受信される直列デー
タの形式を示す図である。
タの形式を示す図である。
４０ 直列データ送信回路 ４１ 送信データレジスタ ４２ パリティビット発生回路 ４３ ＥＸＯＲ ４４ パリティビット設定フラグ ４５ 送信シフトレジスタ ４６ ストップビット設定フラグ ５０ 直列データ受信回路 ５１ 受信シフトレジスタ ５２ パリティチェック回路 ５３ 受信データレジスタ ６０ コントロール回路 ＩＮ 直列データの入力端子 ＤＢ データバス ＯＵＴ 直列データの出力端子
Claims (2)
- 【請求項１】 並列データを直列データに変換して送信
する手段、及びパリティビット発生回路で発生させたパ
リティビットを該直列データに付加する手段を有する直
列データ送信回路と、 送られてきた直列データを受信して並列データに変換す
る手段、及び該直列データのパリティチェックを行う手
段を有する直列データ受信回路とを、 備えたシリアルポートにおいて、 前記パリティビット発生回路の出力を変更して前記直列
データを構成するパリティビットの状態を任意に設定す
る設定手段を、 設けたことを特徴とするシリアルポート。 - 【請求項２】 並列データを直列データに変換して送信
する手段、及びパリティビット発生回路で発生させたパ
リティビットを該直列データに付加する手段を有する直
列データ送信回路と、 送られてきた直列データを受信して並列データに変換す
る手段、及び該直列データのパリティチェックを行う手
段を有する直列データ受信回路とを、 備えた調歩同期式シリアルポートにおいて、 前記パリティビット発生回路の出力を変更して送信する
前記直列データを構成するパリティビットの状態を任意
に設定する第１の設定手段と、 送信する前記直列データを構成するストップビットの状
態を任意に設定する第２の設定手段とを、 設けたことを特徴とするシリアルポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254665A JPH06104875A (ja) | 1992-09-24 | 1992-09-24 | シリアルポート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254665A JPH06104875A (ja) | 1992-09-24 | 1992-09-24 | シリアルポート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104875A true JPH06104875A (ja) | 1994-04-15 |
Family
ID=17268168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254665A Withdrawn JPH06104875A (ja) | 1992-09-24 | 1992-09-24 | シリアルポート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726416A1 (fr) * | 1994-09-30 | 1996-05-03 | Samsung Electronics Co Ltd | Dispositif de communication de donnees et procede d'utilisation d'une carte intelligente |
-
1992
- 1992-09-24 JP JP4254665A patent/JPH06104875A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726416A1 (fr) * | 1994-09-30 | 1996-05-03 | Samsung Electronics Co Ltd | Dispositif de communication de donnees et procede d'utilisation d'une carte intelligente |
| JPH08194784A (ja) * | 1994-09-30 | 1996-07-30 | Samsung Electron Co Ltd | スマートカードの入出力装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |