JP3549702B2 - バス制御回路及びその試験方法 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、例えば電子交換機等のように複数の制御装置を有する装置において、各制御装置間をデータバスで接続するために各制御装置内に設けられるバス制御回路と、その試験方法に関するものである。
【０００２】
【従来の技術】
図２は、従来のバス制御回路の一例を示す構成図である。
２個のバス制御回路１０Ａ，１０Ｂは、それぞれ中央処理装置（以下、「ＣＰＵ」という）１Ａ，１Ｂに内部バス２Ａ，２Ｂを介して接続されている。各ＣＰＵ１Ａ，１Ｂは、それぞれ相互に連携しながらデータ処理を行うもので、バス制御回路１０Ａ，１０Ｂを通してデータバス３に接続され、このデータバス３を介してコマンドや応答の送受信を行うようになっている。
また、バス制御回路１０Ａ，１０Ｂは、同一の構成となっている。例えば、バス制御回路１０Ａは、内部バス２Ａを介してＣＰＵ１Ａに接続されたコマンド生成部１１及び応答データ生成部１２を有している。コマンド生成部１１は、ＣＰＵ１Ａからの指示に基づいて、データバス３を介してＣＰＵ１Ｂ側へ送信するための所定の形式の送信コマンドＳＣＭを生成するものである。
応答データ生成部１２は、データバス３から送られてきた受信コマンドＲＣＭの内容をチェックし、異常が無ければＣＰＵ１Ａへ転送し、ＣＰＵ１Ａからの応答を編集して応答データＡＮＳを生成する。もし異常が有れば、応答データ生成部１２は、その異常状態に対応するエラーコードを含む応答データＡＮＳを生成する機能を有している。
【０００３】
コマンド生成部１１からの送信コマンドＳＣＭと、応答データ生成部１２からの応答データＡＮＳは、送信チェック部１３に与えられる。送信チェック部１３は、与えられた送信コマンドＳＣＭ及び応答データＡＮＳの形式が正しいか否かをチェックし、正しければそれらの送信コマンドＳＣＭ及び応答データＡＮＳを送信部１４へ出力する。もし、誤りが含まれていれば、それらの送信コマンドＳＣＭ及び応答データＡＮＳを、送信部１４へ出力せずに廃棄する機能を有している。
送信部１４は、送信チェック部１３でチェックされた送信コマンドＳＣＭ及び応答データＡＮＳに、伝送誤りチェック用の検査符号（以下、「ＣＲＣ符号」という）を付加した伝送フレームＴＦを生成して、所定のインタフェースに基づき、データバス３に直列に送信するものである。
一方、データバス３には、受信部１５が接続されている。受信部１５は、データバス３から送られてくる伝送フレームＴＦを所定のインタフェースに基づいて受信するものである。受信部１５は、その受信した伝送フレームＴＦ中のＣＲＣ符号をチェックして伝送誤りが有る場合にはその伝送フレームＴＦを廃棄し、伝送誤り無しに受信された伝送フレームＴＦのＣＲＣ符号を削除して受信コマンドＲＣＭとして、前記応答データ生成部１２へ出力する機能を有している。
【０００４】
このようなバス制御回路１０Ａ，１０Ｂによって、例えば、ＣＰＵ１ＡからＣＰＵ１Ｂに対してコマンドを伝送する場合の動作を説明する。
まず、ＣＰＵ１Ａから内部バス２Ａを介してバス制御回路１０Ａのコマンド生成部１１に、コマンド生成の指示が転送される。ＣＰＵ１Ａからの指示に基づいて、コマンド生成部１１で送信コマンドＳＣＭが生成され、送信チェック部１３へ出力される。送信コマンドＳＣＭは、送信チェック部１３においてフォーマット及びコード等の妥当性チェックが行われる。送信チェック部１３でのチェックの結果、誤りが無いと判断されると、送信コマンドＳＣＭは送信部１４に出力される。もし、誤りが有ると判断されれば、送信コマンドＳＣＭは廃棄される。
送信部１４へ送られた送信コマンドＳＣＭは、ＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。伝送フレームＴＦは、所定のインタフェースに基づいて、送信部１４からデータバス３に送信される。
データバス３を介して伝送された伝送フレームＴＦは、ＣＰＵ１Ｂ側のバス制御回路１０Ｂ内の受信部１５によって受信される。受信部１５において、受信された伝送フレームＴＦ中のＣＲＣ符号によって伝送エラーの有無がチェックされる。伝送エラーが有る場合、伝送フレームＴＦは廃棄される。伝送エラーが無い場合、伝送フレームＴＦ中のＣＲＣ符号が削除され、受信コマンドＲＣＭとして応答データ生成部１２へ出力される。更に、応答データ生成部１２において、受信コマンドＲＣＭのフォーマット及びコードの妥当性チェックが行われる。
【０００５】
応答データ生成部１２でのチェックの結果、誤りが無いと判断されると、受信コマンドＲＣＭは内部バス２Ｂを介してＣＰＵ１Ｂへ転送される。ＣＰＵ１Ｂにおいて、受信コマンドＲＣＭに応じたデータが生成され、内部バス２Ｂを介して応答データ生成部１２へ転送される。応答データ生成部１２において、ＣＰＵ１Ｂからのデータに基づいた所定のフォーマットの応答データＡＮＳが生成され、送信チェック部１３へ出力される。一方、応答データ生成部１２でのチェックの結果、誤りが有ると判断されると、この応答データ生成部１２によって、エラーコードを含む応答データＡＮＳが生成され、送信チェック部１３へ出力される。送信チェック部１３において、応答データＡＮＳのフォーマット及びコード等の妥当性チェックが行われる。送信チェック部１３でのチェックの結果、誤りが無いと判断されると、応答データＡＮＳは送信部１４に出力される。もし、誤りが有ると判断されれば、応答データＡＮＳは廃棄される。
【０００６】
送信部１４において、応答データＡＮＳにＣＲＣ符号が付加され、伝送フレームＴＦが生成される。伝送フレームＴＦは、所定のインタフェースに基づいて、送信部１４からデータバス３に送信される。
データバス３を介して伝送された伝送フレームＴＦは、ＣＰＵ１Ａ側のバス制御回路１０Ａ内の受信部１５によって受信される。受信部１５において、受信された伝送フレームＴＦ中のＣＲＣ符号により伝送エラーの有無がチェックされる。伝送エラーが有る場合、伝送フレームＴＦは廃棄される。伝送エラーが無い場合、伝送フレームＴＦ中のＣＲＣ符号が削除され、受信コマンドＲＣＭとして応答データ生成部１２へ出力される。応答データ生成部１２において、更に受信コマンドＲＣＭのフォーマット及びコードの妥当性チェックが行われ，そのチェック結果とともに、応答データＡＮＳが内部バス２Ａを介してＣＰＵ１Ａへ転送される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のバス制御回路１０Ａ，１０Ｂでは、次のような課題があった。
即ち、システム開発におけるデバッグやテスト時に、故意に誤った送信コマンドＳＣＭを生成して相手側に伝送し、その相手側の誤り検出機能を試験する必要がある。しかし、従来のバス制御回路１０Ａ，１０Ｂでは、コマンド生成部１１及び応答データ生成部１２で生成された送信コマンドＳＣＭ、及び応答データＡＮＳは、送信チェック部１３で妥当性チェックが行われ、誤りがあれば廃棄されるようになっている。
このため、バス制御回路１０Ａ，１０Ｂから誤りを含む送信コマンドＳＣＭを伝送することができず、誤りのある送信コマンドＳＣＭを送信するためのテスト用のバス制御回路を別に用意して、試験を行う必要があった。
本発明は、前記従来技術が持っていた課題を解決し、テストモードの指定によって、誤りのある送信コマンドＳＣＭを送信することのできるバス制御回路と、その試験方法を提供するものである。
【０００８】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、バス制御回路において、テストモード時には誤りを含むテスト用の送信コマンドを生成し、非テストモード時には誤りの無い正常な送信コマンドを生成するコマンド生成部と、テストモード時には受信コマンドの中に含まれるエラーコード自体を検出し、非テストモード時には受信コマンド中の誤りをチェックし、誤りがある場合にはその誤りに対応するエラーコードを含む応答データを生成し、誤りが無い場合には該受信コマンドに対する応答データを生成する応答データ生成部と、次のような送信チェック部、選択部、送信部、及び受信部を備えている。
送信チェック部は、前記送信コマンド及び応答データが与えられ、これらの送信コマンド及び応答データの誤りをチェックし、誤りがある場合には該送信コマンド及び応答データを廃棄し、誤りが無い場合には該送信コマンド及び応答データをそのまま出力するものである。選択部は、前記コマンド生成部からの送信コマンドと前記送信チェック部からの送信コマンド及び応答データとが与えられ、前記テストモード時には該コマンド生成部からの送信コマンドを選択し、前記非テストモード時には該送信チェック部からの送信コマンド及び応答データを選択して出力するものである。
【０００９】
送信部は、前記選択部から出力される送信コマンド及び応答データに伝送誤りチェック用の検査符号を付加し伝送フレームとしてデータバスに送信するものである。そして、受信部は、前記データバス上の前記伝送フレームを受信するとともに、前記検査符号によって伝送誤りの有無をチェックして誤りの有る伝送フレームを廃棄し、誤りの無い伝送フレームの該検査符号を削除し前記受信コマンドとして前記応答データ生成部に出力するものである。
第２の発明は、第１の発明におけるバス制御回路の試験方法を次のような手順で行っている。
まず、第１及び第２の２個のバス制御回路をデータバスに共通接続する接続処理と、前記第１のバス制御回路をテストモードに設定し、前記第２のバス制御回路を非テストモードに設定するモード設定処理を行う。
次に、前記第１のバス制御回路のコマンド生成部から誤りを含む送信コマンドを生成して該第１のバス制御回路の送信部から第１の伝送フレームとして前記データバスに送信する第１の送信処理と、前記データバスに送信された前記第１の伝送フレームを前記第２のバス制御回路の受信部で受信する第１の受信処理を行う。
【００１０】
続いて、前記第２のバス制御回路の受信部における第１の受信処理によって得られた受信コマンドに基づいて該第２のバス制御回路の応答データ生成部によって対応する応答データを生成する応答処理と、前記応答処理によって生成された応答データを前記第２のバス制御回路の送信部から第２の伝送フレームとして前記データバスに送信する第２の送信処理と、前記データバスに送信された前記第２の伝送フレームを前記第１のバス制御回路の受信部で受信する第２の受信処理を行う。
そして、前記第１のバス制御回路の受信部における第２の受信処理によって得られた受信コマンドに、前記第１の送信処理で送信した前記送信コマンドに含まれる誤りに対応したエラーコードが含まれているか否かを判定する判定処理を行う。
第１の発明によれば、以上のようにバス制御回路を構成したので、次のような作用が行われる。
【００１１】
テストモード時には、コマンド生成部から誤りを含む送信コマンドが生成され、選択部を介して送信部からデータバスに送信される。データバスによって送信されてくる伝送フレームは、受信部によって受信され、伝送誤りがチェックされた後、応答データ生成部に与えられ、受信コマンド中のエラーコードが検出される。
一方、非テストモード時には、コマンド生成部で生成された送信コマンドは、送信チェック部で誤りのチェックが行われ、正しい送信コマンドのみが選択部を介して送信部からデータバスに送信される。
第２の発明によれば、次のような作用が行われる。
第１の発明のバス制御回路が２個データバスに接続され、その第１のバス制御回路はテストモードに、第２のバス制御回路が非テストモードに設定される。
次に、第１のバス制御回路のコマンド生成部によって誤りを含む送信コマンドが生成され、データバスに送信されて第２のバス制御回路の受信部で受信される。第２のバス制御回路の応答データ生成部によって、エラーコードを含む応答データが生成され、データバスに送信される。応答データは第１のバス制御部の受信部で受信され、コマンド生成部で生成された誤りに対応するエラーコードが含まれているか否かが判定される。
【００１２】
【発明の実施の形態】
図１は、本発明の実施形態を示すバス制御回路の構成図である。
２個のバス制御回路２０Ａ，２０Ｂは、それぞれＣＰＵ１Ａ，１Ｂに内部バス２Ａ，２Ｂを介して接続されている。各ＣＰＵ１Ａ，１Ｂは、それぞれ相互に連携しながらデータ処理を行うもので、バス制御回路２０Ａ，２０Ｂを通してデータバス３に接続され、このデータバス３を介してコマンドや応答の送受信を行うようになっている。
バス制御回路２０Ａ，２０Ｂは、同一の構成となっている。例えば、バス制御回路２０Ａは、内部バス２Ａを介してＣＰＵ１Ａに接続されたコマンド生成部２１及び応答データ生成部２２を有している。
コマンド生成部２１は、テストモード及び非テストモードである通常モードのモード設定を行うためのモード信号ＭＯＤが与えられており、テストモード時には誤りを含むテスト用の送信コマンドＳＣＭを生成する。また、通常モード時には、コマンド生成部２１は、ＣＰＵ１Ａから内部バス２Ａを通して与えられた指示に基づいて、データバス３を介してＣＰＵ１Ｂ側へ送信するための所定の形式の送信コマンドＳＣＭを生成する機能を有している。
【００１３】
応答データ生成部２２は、同様にモード信号ＭＯＤが与えられており、テストモード時には受信コマンドＲＣＭ中のエラーコードを検出する。また、通常モード時には、応答データ生成部２２は、データバス３から送られてきた受信コマンドＲＣＭの内容をチェックし、異常が無ければＣＰＵ１Ａへ転送し、ＣＰＵ１Ａからの応答を編集して応答データＡＮＳを生成する。もし異常が有れば、その異常状態に対応するエラーコードを含む応答データＡＮＳを生成する機能を有している。
コマンド生成部２１からの送信コマンドＳＣＭと、応答データ生成部２２からの応答データＡＮＳは、送信チェック部２３に与えられる。送信チェック部２３は、与えられた送信コマンドＳＣＭ及び応答データＡＮＳの形式が正しいか否かをチェックし、正しければそれらの送信コマンドＳＣＭ及び応答データＡＮＳを選択部２４の第１の入力側へ出力する機能を有している。もし、誤りが含まれていれば、それらの送信コマンドＳＣＭ及び応答データＡＮＳを、選択部２４へ出力せずに廃棄する機能を有している。
【００１４】
選択部２４は、前記送信チェック部２３に接続された第１の入力側と、前記コマンド生成部２１に接続された第２の入力側を有しており、モード信号ＭＯＤに応じて、通常モード時には第１の入力側を、テストモード時には第２の入力側を選択して出力するものである。選択部２４の出力側は、送信部２５の入力側に接続されている。
送信部２５は、選択部２４から出力された送信コマンドＳＣＭ及び応答データＡＮＳに、ＣＲＣ符号を付加した伝送フレームＴＦを生成して、所定のインタフェースに基づき、データバス３に直列に送信するものである。
一方、データバス３には、送られてくる伝送フレームＴＦを所定のインタフェースに基づいて受信する受信部２６が接続されている。受信部２６は、受信した伝送フレームＴＦ中のＣＲＣ符号をチェックして伝送誤りが有る場合にはその伝送フレームＴＦを廃棄し、伝送誤りが無い場合には受信された伝送フレームＴＦのＣＲＣ符号を削除して受信コマンドＲＣＭとして、前記応答データ生成部２２へ出力する機能を有している。
図３は、図１のバス制御回路２０Ａ，２０Ｂの試験時の動作シーケンス図である。以下、図３を参照しつつ、図１の試験時の動作を説明する。
【００１５】
まず、バス制御回路２０Ａ，２０Ｂをデータバス３に接続し、モード信号ＭＯＤにより、バス制御回路２０Ａをテストモード、バス制御回路２０Ｂを通常モードにそれぞれ設定する。
次に、バス制御回路２０Ａのコマンド生成部２１から誤りを含む送信コマンドＳＣＭを生成する。生成された送信コマンドＳＣＭは、選択部２４の第２の入力側に与えられる。選択部２４はテストモードに設定されているので、第２の入力側が選択されて、送信コマンドＳＣＭは送信部２５へそのまま出力される。
送信部２５において、送信コマンドＳＣＭにＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。生成された伝送フレームＴＦは、送信部２５からデータバス３へ出力される。
データバス３を通して伝送された伝送フレームＴＦは、バス制御回路２０Ｂの受信部２６で受信される。受信部２６において、伝送フレームＴＦ中のＣＲＣ符号がチェックされる。そして、伝送誤りが無いと判断されると、伝送フレームＴＦからＣＲＣ符号が削除され、受信部２６から応答データ生成部２２へ受信コマンドＲＣＭが出力される。
【００１６】
応答データ生成部２２へ出力された受信コマンドＲＣＭには、もともと誤りが含まれているので、この応答データ生成部２２では、その誤りに対応するエラーコードを含む応答データＡＮＳが生成される。応答データＡＮＳは、送信チェック部２３に与えられる。送信チェック部２３において、応答データＡＮＳのフォーマット及びコードの妥当性のチェックが行われ、誤りが無いと判断されると、その応答データＡＮＳは、選択部２４の第１の入力側に与えられる。バス制御回路２０Ｂは通常モードに設定されているので、選択部２４の第１の入力側が選択されて、応答データＡＮＳは送信部２５へ出力される。
送信部２５において、応答データＡＮＳにＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。生成された伝送フレームＴＦは、送信部２５からデータバス３へ出力される。
データバス３を通して伝送された伝送フレームＴＦは、バス制御回路２０Ａの受信部２６で受信される。受信部２６において、伝送フレームＴＦ中のＣＲＣ符号がチェックされる。そして、伝送誤りが無いと判断されると、伝送フレームＴＦからＣＲＣ符号が削除され、受信部２６から応答データ生成部２２へ受信コマンドＲＣＭが出力される。
【００１７】
応答データ生成部２２はテストモードに設定されているので、この応答データ生成部２２において、受信コマンドＲＣＭの中に含まれているエラーコードの検出が行われる。このエラーコードは、バス制御回路２０Ｂ側の応答データ生成部２２において、そのチェック結果に対応して与えられたものである。検出されたエラーコードは、送信コマンドＳＣＭに含まれる誤りに対応したものであるか否かが判定される。これにより、通常モードに設定されたバス制御回路２０Ｂ内の機能が正常であるか否可を判定することができる。
このように、本実施形態のバス制御回路２０Ａ，２０Ｂは、モード信号ＭＯＤによって、テストモードと通常モードとを切替えることができるコマンド生成部２１、応答データ生成部２２、及び選択部２４を有する。これにより、誤りを含む送信コマンドＳＣＭをデータバス３に出力し、かつ、受信した受信コマンドＲＣＭ中のエラーコードを検出することができるので、簡単にバス制御回路２０Ａ，２０Ｂの機能を相互に試験することができるという利点がある。
【００１８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 送信部２５と受信部２６との間で、ＣＲＣ符号による伝送誤りチェックを行っているが、ＣＲＣ符号に限定されず、例えばパリティビット等の符号による伝送誤りチェックを行うようにしても良い。また、伝送誤りが無視できるようなシステムでは、伝送誤りチェックを省略することができる。
（ｂ） データバス３は、直列バスとして説明したが、直列バスに限定されず、並列バスに対しても同様に適用することができる。
【００１９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、テストモードと非テストモードによって機能の異なるコマンド生成部及び応答データ生成部を有するとともに、テストモードと非テストモードによって送信するデータを切替える選択部を有している。これにより、誤りを含む送信コマンドをデータバスに出力し、かつ、受信した受信コマンド中のエラーコードを検出することができる。
第２の発明によれば、第１の発明のバス制御回路を２個用いて、第１のバス制御回路から誤りを含む送信コマンドを出力し、第２のバス制御回路からの応答データを受信してそのエラーコードを判定するので、簡単にバス制御回路の機能を試験することができるという利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態を示すバス制御回路の構成図である。
【図２】従来のバス制御回路の構成図である。
【図３】図１のバス制御回路の試験時の動作シーケンス図である。
【符号の説明】
３ データバス
２０Ａ，２０Ｂ バス制御回路
２１ コマンド生成部
２２ 応答データ生成部
２３ 送信チェック部
２４ 選択部
２５ 送信部
２６ 受信部
ＡＮＳ 応答データ
ＲＣＭ 受信コマンド
ＳＣＭ 送信コマンド
ＴＦ 伝送フレーム
【発明の属する技術分野】
本発明は、例えば電子交換機等のように複数の制御装置を有する装置において、各制御装置間をデータバスで接続するために各制御装置内に設けられるバス制御回路と、その試験方法に関するものである。
【０００２】
【従来の技術】
図２は、従来のバス制御回路の一例を示す構成図である。
２個のバス制御回路１０Ａ，１０Ｂは、それぞれ中央処理装置（以下、「ＣＰＵ」という）１Ａ，１Ｂに内部バス２Ａ，２Ｂを介して接続されている。各ＣＰＵ１Ａ，１Ｂは、それぞれ相互に連携しながらデータ処理を行うもので、バス制御回路１０Ａ，１０Ｂを通してデータバス３に接続され、このデータバス３を介してコマンドや応答の送受信を行うようになっている。
また、バス制御回路１０Ａ，１０Ｂは、同一の構成となっている。例えば、バス制御回路１０Ａは、内部バス２Ａを介してＣＰＵ１Ａに接続されたコマンド生成部１１及び応答データ生成部１２を有している。コマンド生成部１１は、ＣＰＵ１Ａからの指示に基づいて、データバス３を介してＣＰＵ１Ｂ側へ送信するための所定の形式の送信コマンドＳＣＭを生成するものである。
応答データ生成部１２は、データバス３から送られてきた受信コマンドＲＣＭの内容をチェックし、異常が無ければＣＰＵ１Ａへ転送し、ＣＰＵ１Ａからの応答を編集して応答データＡＮＳを生成する。もし異常が有れば、応答データ生成部１２は、その異常状態に対応するエラーコードを含む応答データＡＮＳを生成する機能を有している。
【０００３】
コマンド生成部１１からの送信コマンドＳＣＭと、応答データ生成部１２からの応答データＡＮＳは、送信チェック部１３に与えられる。送信チェック部１３は、与えられた送信コマンドＳＣＭ及び応答データＡＮＳの形式が正しいか否かをチェックし、正しければそれらの送信コマンドＳＣＭ及び応答データＡＮＳを送信部１４へ出力する。もし、誤りが含まれていれば、それらの送信コマンドＳＣＭ及び応答データＡＮＳを、送信部１４へ出力せずに廃棄する機能を有している。
送信部１４は、送信チェック部１３でチェックされた送信コマンドＳＣＭ及び応答データＡＮＳに、伝送誤りチェック用の検査符号（以下、「ＣＲＣ符号」という）を付加した伝送フレームＴＦを生成して、所定のインタフェースに基づき、データバス３に直列に送信するものである。
一方、データバス３には、受信部１５が接続されている。受信部１５は、データバス３から送られてくる伝送フレームＴＦを所定のインタフェースに基づいて受信するものである。受信部１５は、その受信した伝送フレームＴＦ中のＣＲＣ符号をチェックして伝送誤りが有る場合にはその伝送フレームＴＦを廃棄し、伝送誤り無しに受信された伝送フレームＴＦのＣＲＣ符号を削除して受信コマンドＲＣＭとして、前記応答データ生成部１２へ出力する機能を有している。
【０００４】
このようなバス制御回路１０Ａ，１０Ｂによって、例えば、ＣＰＵ１ＡからＣＰＵ１Ｂに対してコマンドを伝送する場合の動作を説明する。
まず、ＣＰＵ１Ａから内部バス２Ａを介してバス制御回路１０Ａのコマンド生成部１１に、コマンド生成の指示が転送される。ＣＰＵ１Ａからの指示に基づいて、コマンド生成部１１で送信コマンドＳＣＭが生成され、送信チェック部１３へ出力される。送信コマンドＳＣＭは、送信チェック部１３においてフォーマット及びコード等の妥当性チェックが行われる。送信チェック部１３でのチェックの結果、誤りが無いと判断されると、送信コマンドＳＣＭは送信部１４に出力される。もし、誤りが有ると判断されれば、送信コマンドＳＣＭは廃棄される。
送信部１４へ送られた送信コマンドＳＣＭは、ＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。伝送フレームＴＦは、所定のインタフェースに基づいて、送信部１４からデータバス３に送信される。
データバス３を介して伝送された伝送フレームＴＦは、ＣＰＵ１Ｂ側のバス制御回路１０Ｂ内の受信部１５によって受信される。受信部１５において、受信された伝送フレームＴＦ中のＣＲＣ符号によって伝送エラーの有無がチェックされる。伝送エラーが有る場合、伝送フレームＴＦは廃棄される。伝送エラーが無い場合、伝送フレームＴＦ中のＣＲＣ符号が削除され、受信コマンドＲＣＭとして応答データ生成部１２へ出力される。更に、応答データ生成部１２において、受信コマンドＲＣＭのフォーマット及びコードの妥当性チェックが行われる。
【０００５】
応答データ生成部１２でのチェックの結果、誤りが無いと判断されると、受信コマンドＲＣＭは内部バス２Ｂを介してＣＰＵ１Ｂへ転送される。ＣＰＵ１Ｂにおいて、受信コマンドＲＣＭに応じたデータが生成され、内部バス２Ｂを介して応答データ生成部１２へ転送される。応答データ生成部１２において、ＣＰＵ１Ｂからのデータに基づいた所定のフォーマットの応答データＡＮＳが生成され、送信チェック部１３へ出力される。一方、応答データ生成部１２でのチェックの結果、誤りが有ると判断されると、この応答データ生成部１２によって、エラーコードを含む応答データＡＮＳが生成され、送信チェック部１３へ出力される。送信チェック部１３において、応答データＡＮＳのフォーマット及びコード等の妥当性チェックが行われる。送信チェック部１３でのチェックの結果、誤りが無いと判断されると、応答データＡＮＳは送信部１４に出力される。もし、誤りが有ると判断されれば、応答データＡＮＳは廃棄される。
【０００６】
送信部１４において、応答データＡＮＳにＣＲＣ符号が付加され、伝送フレームＴＦが生成される。伝送フレームＴＦは、所定のインタフェースに基づいて、送信部１４からデータバス３に送信される。
データバス３を介して伝送された伝送フレームＴＦは、ＣＰＵ１Ａ側のバス制御回路１０Ａ内の受信部１５によって受信される。受信部１５において、受信された伝送フレームＴＦ中のＣＲＣ符号により伝送エラーの有無がチェックされる。伝送エラーが有る場合、伝送フレームＴＦは廃棄される。伝送エラーが無い場合、伝送フレームＴＦ中のＣＲＣ符号が削除され、受信コマンドＲＣＭとして応答データ生成部１２へ出力される。応答データ生成部１２において、更に受信コマンドＲＣＭのフォーマット及びコードの妥当性チェックが行われ，そのチェック結果とともに、応答データＡＮＳが内部バス２Ａを介してＣＰＵ１Ａへ転送される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のバス制御回路１０Ａ，１０Ｂでは、次のような課題があった。
即ち、システム開発におけるデバッグやテスト時に、故意に誤った送信コマンドＳＣＭを生成して相手側に伝送し、その相手側の誤り検出機能を試験する必要がある。しかし、従来のバス制御回路１０Ａ，１０Ｂでは、コマンド生成部１１及び応答データ生成部１２で生成された送信コマンドＳＣＭ、及び応答データＡＮＳは、送信チェック部１３で妥当性チェックが行われ、誤りがあれば廃棄されるようになっている。
このため、バス制御回路１０Ａ，１０Ｂから誤りを含む送信コマンドＳＣＭを伝送することができず、誤りのある送信コマンドＳＣＭを送信するためのテスト用のバス制御回路を別に用意して、試験を行う必要があった。
本発明は、前記従来技術が持っていた課題を解決し、テストモードの指定によって、誤りのある送信コマンドＳＣＭを送信することのできるバス制御回路と、その試験方法を提供するものである。
【０００８】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、バス制御回路において、テストモード時には誤りを含むテスト用の送信コマンドを生成し、非テストモード時には誤りの無い正常な送信コマンドを生成するコマンド生成部と、テストモード時には受信コマンドの中に含まれるエラーコード自体を検出し、非テストモード時には受信コマンド中の誤りをチェックし、誤りがある場合にはその誤りに対応するエラーコードを含む応答データを生成し、誤りが無い場合には該受信コマンドに対する応答データを生成する応答データ生成部と、次のような送信チェック部、選択部、送信部、及び受信部を備えている。
送信チェック部は、前記送信コマンド及び応答データが与えられ、これらの送信コマンド及び応答データの誤りをチェックし、誤りがある場合には該送信コマンド及び応答データを廃棄し、誤りが無い場合には該送信コマンド及び応答データをそのまま出力するものである。選択部は、前記コマンド生成部からの送信コマンドと前記送信チェック部からの送信コマンド及び応答データとが与えられ、前記テストモード時には該コマンド生成部からの送信コマンドを選択し、前記非テストモード時には該送信チェック部からの送信コマンド及び応答データを選択して出力するものである。
【０００９】
送信部は、前記選択部から出力される送信コマンド及び応答データに伝送誤りチェック用の検査符号を付加し伝送フレームとしてデータバスに送信するものである。そして、受信部は、前記データバス上の前記伝送フレームを受信するとともに、前記検査符号によって伝送誤りの有無をチェックして誤りの有る伝送フレームを廃棄し、誤りの無い伝送フレームの該検査符号を削除し前記受信コマンドとして前記応答データ生成部に出力するものである。
第２の発明は、第１の発明におけるバス制御回路の試験方法を次のような手順で行っている。
まず、第１及び第２の２個のバス制御回路をデータバスに共通接続する接続処理と、前記第１のバス制御回路をテストモードに設定し、前記第２のバス制御回路を非テストモードに設定するモード設定処理を行う。
次に、前記第１のバス制御回路のコマンド生成部から誤りを含む送信コマンドを生成して該第１のバス制御回路の送信部から第１の伝送フレームとして前記データバスに送信する第１の送信処理と、前記データバスに送信された前記第１の伝送フレームを前記第２のバス制御回路の受信部で受信する第１の受信処理を行う。
【００１０】
続いて、前記第２のバス制御回路の受信部における第１の受信処理によって得られた受信コマンドに基づいて該第２のバス制御回路の応答データ生成部によって対応する応答データを生成する応答処理と、前記応答処理によって生成された応答データを前記第２のバス制御回路の送信部から第２の伝送フレームとして前記データバスに送信する第２の送信処理と、前記データバスに送信された前記第２の伝送フレームを前記第１のバス制御回路の受信部で受信する第２の受信処理を行う。
そして、前記第１のバス制御回路の受信部における第２の受信処理によって得られた受信コマンドに、前記第１の送信処理で送信した前記送信コマンドに含まれる誤りに対応したエラーコードが含まれているか否かを判定する判定処理を行う。
第１の発明によれば、以上のようにバス制御回路を構成したので、次のような作用が行われる。
【００１１】
テストモード時には、コマンド生成部から誤りを含む送信コマンドが生成され、選択部を介して送信部からデータバスに送信される。データバスによって送信されてくる伝送フレームは、受信部によって受信され、伝送誤りがチェックされた後、応答データ生成部に与えられ、受信コマンド中のエラーコードが検出される。
一方、非テストモード時には、コマンド生成部で生成された送信コマンドは、送信チェック部で誤りのチェックが行われ、正しい送信コマンドのみが選択部を介して送信部からデータバスに送信される。
第２の発明によれば、次のような作用が行われる。
第１の発明のバス制御回路が２個データバスに接続され、その第１のバス制御回路はテストモードに、第２のバス制御回路が非テストモードに設定される。
次に、第１のバス制御回路のコマンド生成部によって誤りを含む送信コマンドが生成され、データバスに送信されて第２のバス制御回路の受信部で受信される。第２のバス制御回路の応答データ生成部によって、エラーコードを含む応答データが生成され、データバスに送信される。応答データは第１のバス制御部の受信部で受信され、コマンド生成部で生成された誤りに対応するエラーコードが含まれているか否かが判定される。
【００１２】
【発明の実施の形態】
図１は、本発明の実施形態を示すバス制御回路の構成図である。
２個のバス制御回路２０Ａ，２０Ｂは、それぞれＣＰＵ１Ａ，１Ｂに内部バス２Ａ，２Ｂを介して接続されている。各ＣＰＵ１Ａ，１Ｂは、それぞれ相互に連携しながらデータ処理を行うもので、バス制御回路２０Ａ，２０Ｂを通してデータバス３に接続され、このデータバス３を介してコマンドや応答の送受信を行うようになっている。
バス制御回路２０Ａ，２０Ｂは、同一の構成となっている。例えば、バス制御回路２０Ａは、内部バス２Ａを介してＣＰＵ１Ａに接続されたコマンド生成部２１及び応答データ生成部２２を有している。
コマンド生成部２１は、テストモード及び非テストモードである通常モードのモード設定を行うためのモード信号ＭＯＤが与えられており、テストモード時には誤りを含むテスト用の送信コマンドＳＣＭを生成する。また、通常モード時には、コマンド生成部２１は、ＣＰＵ１Ａから内部バス２Ａを通して与えられた指示に基づいて、データバス３を介してＣＰＵ１Ｂ側へ送信するための所定の形式の送信コマンドＳＣＭを生成する機能を有している。
【００１３】
応答データ生成部２２は、同様にモード信号ＭＯＤが与えられており、テストモード時には受信コマンドＲＣＭ中のエラーコードを検出する。また、通常モード時には、応答データ生成部２２は、データバス３から送られてきた受信コマンドＲＣＭの内容をチェックし、異常が無ければＣＰＵ１Ａへ転送し、ＣＰＵ１Ａからの応答を編集して応答データＡＮＳを生成する。もし異常が有れば、その異常状態に対応するエラーコードを含む応答データＡＮＳを生成する機能を有している。
コマンド生成部２１からの送信コマンドＳＣＭと、応答データ生成部２２からの応答データＡＮＳは、送信チェック部２３に与えられる。送信チェック部２３は、与えられた送信コマンドＳＣＭ及び応答データＡＮＳの形式が正しいか否かをチェックし、正しければそれらの送信コマンドＳＣＭ及び応答データＡＮＳを選択部２４の第１の入力側へ出力する機能を有している。もし、誤りが含まれていれば、それらの送信コマンドＳＣＭ及び応答データＡＮＳを、選択部２４へ出力せずに廃棄する機能を有している。
【００１４】
選択部２４は、前記送信チェック部２３に接続された第１の入力側と、前記コマンド生成部２１に接続された第２の入力側を有しており、モード信号ＭＯＤに応じて、通常モード時には第１の入力側を、テストモード時には第２の入力側を選択して出力するものである。選択部２４の出力側は、送信部２５の入力側に接続されている。
送信部２５は、選択部２４から出力された送信コマンドＳＣＭ及び応答データＡＮＳに、ＣＲＣ符号を付加した伝送フレームＴＦを生成して、所定のインタフェースに基づき、データバス３に直列に送信するものである。
一方、データバス３には、送られてくる伝送フレームＴＦを所定のインタフェースに基づいて受信する受信部２６が接続されている。受信部２６は、受信した伝送フレームＴＦ中のＣＲＣ符号をチェックして伝送誤りが有る場合にはその伝送フレームＴＦを廃棄し、伝送誤りが無い場合には受信された伝送フレームＴＦのＣＲＣ符号を削除して受信コマンドＲＣＭとして、前記応答データ生成部２２へ出力する機能を有している。
図３は、図１のバス制御回路２０Ａ，２０Ｂの試験時の動作シーケンス図である。以下、図３を参照しつつ、図１の試験時の動作を説明する。
【００１５】
まず、バス制御回路２０Ａ，２０Ｂをデータバス３に接続し、モード信号ＭＯＤにより、バス制御回路２０Ａをテストモード、バス制御回路２０Ｂを通常モードにそれぞれ設定する。
次に、バス制御回路２０Ａのコマンド生成部２１から誤りを含む送信コマンドＳＣＭを生成する。生成された送信コマンドＳＣＭは、選択部２４の第２の入力側に与えられる。選択部２４はテストモードに設定されているので、第２の入力側が選択されて、送信コマンドＳＣＭは送信部２５へそのまま出力される。
送信部２５において、送信コマンドＳＣＭにＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。生成された伝送フレームＴＦは、送信部２５からデータバス３へ出力される。
データバス３を通して伝送された伝送フレームＴＦは、バス制御回路２０Ｂの受信部２６で受信される。受信部２６において、伝送フレームＴＦ中のＣＲＣ符号がチェックされる。そして、伝送誤りが無いと判断されると、伝送フレームＴＦからＣＲＣ符号が削除され、受信部２６から応答データ生成部２２へ受信コマンドＲＣＭが出力される。
【００１６】
応答データ生成部２２へ出力された受信コマンドＲＣＭには、もともと誤りが含まれているので、この応答データ生成部２２では、その誤りに対応するエラーコードを含む応答データＡＮＳが生成される。応答データＡＮＳは、送信チェック部２３に与えられる。送信チェック部２３において、応答データＡＮＳのフォーマット及びコードの妥当性のチェックが行われ、誤りが無いと判断されると、その応答データＡＮＳは、選択部２４の第１の入力側に与えられる。バス制御回路２０Ｂは通常モードに設定されているので、選択部２４の第１の入力側が選択されて、応答データＡＮＳは送信部２５へ出力される。
送信部２５において、応答データＡＮＳにＣＲＣ符号が付加されて、伝送フレームＴＦが生成される。生成された伝送フレームＴＦは、送信部２５からデータバス３へ出力される。
データバス３を通して伝送された伝送フレームＴＦは、バス制御回路２０Ａの受信部２６で受信される。受信部２６において、伝送フレームＴＦ中のＣＲＣ符号がチェックされる。そして、伝送誤りが無いと判断されると、伝送フレームＴＦからＣＲＣ符号が削除され、受信部２６から応答データ生成部２２へ受信コマンドＲＣＭが出力される。
【００１７】
応答データ生成部２２はテストモードに設定されているので、この応答データ生成部２２において、受信コマンドＲＣＭの中に含まれているエラーコードの検出が行われる。このエラーコードは、バス制御回路２０Ｂ側の応答データ生成部２２において、そのチェック結果に対応して与えられたものである。検出されたエラーコードは、送信コマンドＳＣＭに含まれる誤りに対応したものであるか否かが判定される。これにより、通常モードに設定されたバス制御回路２０Ｂ内の機能が正常であるか否可を判定することができる。
このように、本実施形態のバス制御回路２０Ａ，２０Ｂは、モード信号ＭＯＤによって、テストモードと通常モードとを切替えることができるコマンド生成部２１、応答データ生成部２２、及び選択部２４を有する。これにより、誤りを含む送信コマンドＳＣＭをデータバス３に出力し、かつ、受信した受信コマンドＲＣＭ中のエラーコードを検出することができるので、簡単にバス制御回路２０Ａ，２０Ｂの機能を相互に試験することができるという利点がある。
【００１８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 送信部２５と受信部２６との間で、ＣＲＣ符号による伝送誤りチェックを行っているが、ＣＲＣ符号に限定されず、例えばパリティビット等の符号による伝送誤りチェックを行うようにしても良い。また、伝送誤りが無視できるようなシステムでは、伝送誤りチェックを省略することができる。
（ｂ） データバス３は、直列バスとして説明したが、直列バスに限定されず、並列バスに対しても同様に適用することができる。
【００１９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、テストモードと非テストモードによって機能の異なるコマンド生成部及び応答データ生成部を有するとともに、テストモードと非テストモードによって送信するデータを切替える選択部を有している。これにより、誤りを含む送信コマンドをデータバスに出力し、かつ、受信した受信コマンド中のエラーコードを検出することができる。
第２の発明によれば、第１の発明のバス制御回路を２個用いて、第１のバス制御回路から誤りを含む送信コマンドを出力し、第２のバス制御回路からの応答データを受信してそのエラーコードを判定するので、簡単にバス制御回路の機能を試験することができるという利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態を示すバス制御回路の構成図である。
【図２】従来のバス制御回路の構成図である。
【図３】図１のバス制御回路の試験時の動作シーケンス図である。
【符号の説明】
３ データバス
２０Ａ，２０Ｂ バス制御回路
２１ コマンド生成部
２２ 応答データ生成部
２３ 送信チェック部
２４ 選択部
２５ 送信部
２６ 受信部
ＡＮＳ 応答データ
ＲＣＭ 受信コマンド
ＳＣＭ 送信コマンド
ＴＦ 伝送フレーム
Claims (2)
- テストモード時には誤りを含むテスト用の送信コマンドを生成し、非テストモード時には誤りの無い正常な送信コマンドを生成するコマンド生成部と、
テストモード時には受信コマンドの中に含まれるエラーコード自体を検出し、非テストモード時には受信コマンド中の誤りをチェックし、誤りがある場合にはその誤りに対応するエラーコードを含む応答データを生成し、誤りが無い場合には該受信コマンドに対する応答データを生成する応答データ生成部と、
前記送信コマンド及び応答データが与えられ、これらの送信コマンド及び応答データの誤りをチェックし、誤りがある場合には該送信コマンド及び応答データを廃棄し、誤りが無い場合には該送信コマンド及び応答データをそのまま出力する送信チェック部と、
前記コマンド生成部からの送信コマンドと前記送信チェック部からの送信コマンド及び応答データとが与えられ、前記テストモード時には該コマンド生成部からの送信コマンドを選択し、前記非テストモード時には該送信チェック部からの送信コマンド及び応答データを選択して出力する選択部と、
前記選択部から出力される送信コマンド及び応答データに伝送誤りチェック用の検査符号を付加し伝送フレームとしてデータバスに送信する送信部と、
前記データバス上の前記伝送フレームを受信するとともに、前記検査符号によって伝送誤りの有無をチェックして誤りの有る伝送フレームを廃棄し、誤りの無い伝送フレームの該検査符号を削除し前記受信コマンドとして前記応答データ生成部に出力する受信部とを、
備えたことを特徴とするバス制御回路。 - 請求項１記載のバス制御回路を２個有し、その第１及び第２のバス制御回路をデータバスに共通接続する接続処理と、
前記第１のバス制御回路をテストモードに設定し、前記第２のバス制御回路を非テストモードに設定するモード設定処理と、
前記第１のバス制御回路のコマンド生成部から誤りを含む送信コマンドを生成して該第１のバス制御回路の送信部から第１の伝送フレームとして前記データバスに送信する第１の送信処理と、
前記データバスに送信された前記第１の伝送フレームを前記第２のバス制御回路の受信部で受信する第１の受信処理と、
前記第２のバス制御回路の受信部における第１の受信処理によって得られた受信コマンドに基づいて該第２のバス制御回路の応答データ生成部によって対応する応答データを生成する応答処理と、
前記応答処理によって生成された応答データを前記第２のバス制御回路の送信部から第２の伝送フレームとして前記データバスに送信する第２の送信処理と、
前記データバスに送信された前記第２の伝送フレームを前記第１のバス制御回路の受信部で受信する第２の受信処理と、
前記第１のバス制御回路の受信部における第２の受信処理によって得られた受信コマンドに、前記第１の送信処理で送信した前記送信コマンドに含まれる誤りに対応したエラーコードが含まれているか否かを判定する判定処理とを、
順次行うことを特徴とするバス制御回路の試験方法。
Priority Applications (1)
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|---|---|---|---|
| JP11251097A JP3549702B2 (ja) | 1997-04-30 | 1997-04-30 | バス制御回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251097A JP3549702B2 (ja) | 1997-04-30 | 1997-04-30 | バス制御回路及びその試験方法 |
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| JPH10301861A JPH10301861A (ja) | 1998-11-13 |
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Family Applications (1)
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| JP11251097A Expired - Fee Related JP3549702B2 (ja) | 1997-04-30 | 1997-04-30 | バス制御回路及びその試験方法 |
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| WO2010008367A1 (en) * | 2008-07-15 | 2010-01-21 | Lsi Corporation | System for injecting protocol specific errors during the certification of components in a storage area network |
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- 1997-04-30 JP JP11251097A patent/JP3549702B2/ja not_active Expired - Fee Related
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| JPH10301861A (ja) | 1998-11-13 |
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