JPH04365156A - データ伝送エラー検出回路 - Google Patents
データ伝送エラー検出回路Info
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- JPH04365156A JPH04365156A JP3141816A JP14181691A JPH04365156A JP H04365156 A JPH04365156 A JP H04365156A JP 3141816 A JP3141816 A JP 3141816A JP 14181691 A JP14181691 A JP 14181691A JP H04365156 A JPH04365156 A JP H04365156A
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- 238000001514 detection method Methods 0.000 title claims description 12
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 28
- 230000005856 abnormality Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 2
- 238000004321 preservation Methods 0.000 abstract 3
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 23
- 238000012795 verification Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Computer And Data Communications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、送信回路と受信回路の
間を、比較的高速にデータを伝送するデータ伝送方式に
好適なデータ伝送エラー検出回路に関する。
間を、比較的高速にデータを伝送するデータ伝送方式に
好適なデータ伝送エラー検出回路に関する。
【０００２】
【従来の技術】従来、この種のデータ伝送エラー検出回
路の一例として、図３に示すように構成されたものがあ
る。すなわち、送信回路Ｔからの送信すべき送信データ
３０を、送信バッファ３１を介して並ー直変換（Ｐ／Ｓ
変換）回路３２に入力し、ここで直列データに変換され
、この変換された直列データと後述する巡回符号が、送
信出力回路３３を介して伝送ラインＬに送られる。
路の一例として、図３に示すように構成されたものがあ
る。すなわち、送信回路Ｔからの送信すべき送信データ
３０を、送信バッファ３１を介して並ー直変換（Ｐ／Ｓ
変換）回路３２に入力し、ここで直列データに変換され
、この変換された直列データと後述する巡回符号が、送
信出力回路３３を介して伝送ラインＬに送られる。
【０００３】また、送信データ３０はサム生成保存回路
３４に入力され、ここで例えば特定フィールドの領域の
値の和が求められ、この合計値が保存される。この保存
された合計値はサム生成照合回路３６の一方の入力端子
に入力され、またこの他方の入力端子には、前記並ー直
変換回路３２からの出力が、直ー並変換（Ｓ／Ｐ変換）
回路３５により直列データに変換された直列データは入
力され、ここで、該変換された直列データと前記合計値
とが照合され、制御に使用する信号が図示しないＣＰＵ
に出力される。サム生成照合回路３６の出力端子と送信
出力回路３３の入力端子との間に、アボード送出回路３
７が設けられ、サム生成照合回路３６で照合された結果
に誤りがあるとき、アボード信号が送信出力回路３３に
出力される。
３４に入力され、ここで例えば特定フィールドの領域の
値の和が求められ、この合計値が保存される。この保存
された合計値はサム生成照合回路３６の一方の入力端子
に入力され、またこの他方の入力端子には、前記並ー直
変換回路３２からの出力が、直ー並変換（Ｓ／Ｐ変換）
回路３５により直列データに変換された直列データは入
力され、ここで、該変換された直列データと前記合計値
とが照合され、制御に使用する信号が図示しないＣＰＵ
に出力される。サム生成照合回路３６の出力端子と送信
出力回路３３の入力端子との間に、アボード送出回路３
７が設けられ、サム生成照合回路３６で照合された結果
に誤りがあるとき、アボード信号が送信出力回路３３に
出力される。
【０００４】前記並ー直変換回路３２の出力端子と前記
送信出力回路３３の入力端子の間に、ＣＲＣ（ｃｙｃｌ
ｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ：巡回符
号）生成回路３８が設けられ、ここで生成多項式が生成
され、これは伝送データと共に、送信出力回路３３に入
力され、伝送ラインＬを介して受信回路Ｒに伝送される
。
送信出力回路３３の入力端子の間に、ＣＲＣ（ｃｙｃｌ
ｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ：巡回符
号）生成回路３８が設けられ、ここで生成多項式が生成
され、これは伝送データと共に、送信出力回路３３に入
力され、伝送ラインＬを介して受信回路Ｒに伝送される
。
【０００５】伝送ラインＬからの送信データは、受信回
路Ｒの受信入力回路４０を介してＣＲＣチェック回路４
７に入力され、ここで送信データをＣＲＣ生成回路３８
で生成された生成多項式により除算することにより、余
りが生じなければ、巡回符号に誤りがないと判断され、
また余りが生じた場合には誤りがあると判断される。
路Ｒの受信入力回路４０を介してＣＲＣチェック回路４
７に入力され、ここで送信データをＣＲＣ生成回路３８
で生成された生成多項式により除算することにより、余
りが生じなければ、巡回符号に誤りがないと判断され、
また余りが生じた場合には誤りがあると判断される。
【０００６】前記伝送ラインＬのデータは、受信回路Ｒ
の受信入力回路４０を介して直ー並変換（Ｓ／Ｐ変換）
回路４１に入力され、ここで並列データに変換され、受
信バッファ４２を介して受信データ４３が出力される。 また、受信入力回路４０に入力された送信データは、直
ー並変換（Ｓ／Ｐ変換）回路４１により直列受信データ
に変換され、この変換された直列受信データは、受信バ
ッファ４２を介して図示しないＣＰＵに入力される。さ
らに、受信入力回路４０に入力された送信データは、直
ー並変換（Ｓ／Ｐ変換）回路４４により直列受信データ
に変換され、この変換された直列受信データは、サム生
成保存回路４５に入力され、ここで例えば特定フィール
ドの領域の値の和が求められ、この合計値が保存される
。この保存された合計値はサム生成照合回路４６の一方
の入力端子に入力され、サム生成照合回路４６の他方の
入力端子には受信バッファ４２の出力が入力され、ここ
で、前記直列受信データと前記合計値とが照合され、制
御に使用する信号が出力される。
の受信入力回路４０を介して直ー並変換（Ｓ／Ｐ変換）
回路４１に入力され、ここで並列データに変換され、受
信バッファ４２を介して受信データ４３が出力される。 また、受信入力回路４０に入力された送信データは、直
ー並変換（Ｓ／Ｐ変換）回路４１により直列受信データ
に変換され、この変換された直列受信データは、受信バ
ッファ４２を介して図示しないＣＰＵに入力される。さ
らに、受信入力回路４０に入力された送信データは、直
ー並変換（Ｓ／Ｐ変換）回路４４により直列受信データ
に変換され、この変換された直列受信データは、サム生
成保存回路４５に入力され、ここで例えば特定フィール
ドの領域の値の和が求められ、この合計値が保存される
。この保存された合計値はサム生成照合回路４６の一方
の入力端子に入力され、サム生成照合回路４６の他方の
入力端子には受信バッファ４２の出力が入力され、ここ
で、前記直列受信データと前記合計値とが照合され、制
御に使用する信号が出力される。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
のデータ伝送エラー検出回路は、送信回路Ｔ側のＣＲＣ
生成回路３８で巡回符号が生成され、これが伝送ライン
Ｌを経て相手局の受信回路Ｒ側のＣＲＣチェック回路４
７で巡回符号による符号誤りが検出される方式である。 このため、伝送エラーか、送信回路側か、ハードウェア
の受信回路側のハードウェアの異常かの判断が難しい。
のデータ伝送エラー検出回路は、送信回路Ｔ側のＣＲＣ
生成回路３８で巡回符号が生成され、これが伝送ライン
Ｌを経て相手局の受信回路Ｒ側のＣＲＣチェック回路４
７で巡回符号による符号誤りが検出される方式である。 このため、伝送エラーか、送信回路側か、ハードウェア
の受信回路側のハードウェアの異常かの判断が難しい。
【０００８】具体的には、送信回路Ｔの送信バッファ３
１、並ー直変換回路３２、送信出力回路３８のいずれか
の故障による異常が含まれていて伝送エラーによるもの
か、また受信回路Ｒの受信入力回路４０、直ー並変換回
路４１、受信バッファ４２のいずれかの故障による異常
が含まれていて伝送エラーによるものか、ハードウェア
の故障によるものかかが判断できなく、もしこの判断を
行うにはＣＲＣチェック回路４７が、最低各ハードウェ
アに応じた数だけ必要になる。特に、送信回路Ｔ側の送
信バッファ３１およびＣＲＣ生成回路３８の不良の確認
は難しい。そこで、本発明は、ハードウェアの異常か、
伝送エラーかの判断が容易になるデータ伝送エラー検出
回路を提供することを目的とする。
１、並ー直変換回路３２、送信出力回路３８のいずれか
の故障による異常が含まれていて伝送エラーによるもの
か、また受信回路Ｒの受信入力回路４０、直ー並変換回
路４１、受信バッファ４２のいずれかの故障による異常
が含まれていて伝送エラーによるものか、ハードウェア
の故障によるものかかが判断できなく、もしこの判断を
行うにはＣＲＣチェック回路４７が、最低各ハードウェ
アに応じた数だけ必要になる。特に、送信回路Ｔ側の送
信バッファ３１およびＣＲＣ生成回路３８の不良の確認
は難しい。そこで、本発明は、ハードウェアの異常か、
伝送エラーかの判断が容易になるデータ伝送エラー検出
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は前記目的を達成
するため、送信回路からの送信すべき送信データを送信
保存回路に格納してから伝送ラインを介して受信回路に
送信し、この受信回路においては前記伝送ラインから受
信された受信データを受信保存回路に格納してから受け
取るようにしたデータ伝送方式において、前記送信回路
と前記受信回路との間に、前記送信回路の各構成要素と
前記受信回路の各構成要素に対して接続切換え可能なセ
レクタ回路を配設し、前記送信データを入力しして巡回
多項式を生成するとともに、この巡回多項式により前記
送信データ、前記受信データのいずれかを除算して余り
が生ずる否かにより巡回符号の誤りチェックを行う巡回
符号回路を一組配設し、この巡回符号回路自体のチェッ
クを行う機能を付加し、前記セレクタ回路の切換えによ
り前記送信回路および前記受信回路の各構成要素の入出
力間でのデータ伝送の異常と、前記巡回符号回路自体の
異常を検出可能にしたデータ伝送エラー検出回路である
。
するため、送信回路からの送信すべき送信データを送信
保存回路に格納してから伝送ラインを介して受信回路に
送信し、この受信回路においては前記伝送ラインから受
信された受信データを受信保存回路に格納してから受け
取るようにしたデータ伝送方式において、前記送信回路
と前記受信回路との間に、前記送信回路の各構成要素と
前記受信回路の各構成要素に対して接続切換え可能なセ
レクタ回路を配設し、前記送信データを入力しして巡回
多項式を生成するとともに、この巡回多項式により前記
送信データ、前記受信データのいずれかを除算して余り
が生ずる否かにより巡回符号の誤りチェックを行う巡回
符号回路を一組配設し、この巡回符号回路自体のチェッ
クを行う機能を付加し、前記セレクタ回路の切換えによ
り前記送信回路および前記受信回路の各構成要素の入出
力間でのデータ伝送の異常と、前記巡回符号回路自体の
異常を検出可能にしたデータ伝送エラー検出回路である
。
【００１０】
【作用】本発明によれば、巡回多項式を生成する生成回
路と、該巡回多項式により前記送信データを除算して巡
回符号の誤りチェックを行う回路を同一回路で構成する
とともに、送信回路の各構成要素と受信回路の各構成要
素に対して接続切換え可能とし、各構成要素の入出力間
での異常を検出する回路とし、また、送信回路側と接続
時には、巡回多項式の生成回路と巡回符号の誤りをチェ
ックする回路自体をチェックする巡回符号回路を配設し
たので、この一つの巡回符号回路で、ハードウェアの異
常か、伝送エラーかの判断が容易になる。
路と、該巡回多項式により前記送信データを除算して巡
回符号の誤りチェックを行う回路を同一回路で構成する
とともに、送信回路の各構成要素と受信回路の各構成要
素に対して接続切換え可能とし、各構成要素の入出力間
での異常を検出する回路とし、また、送信回路側と接続
時には、巡回多項式の生成回路と巡回符号の誤りをチェ
ックする回路自体をチェックする巡回符号回路を配設し
たので、この一つの巡回符号回路で、ハードウェアの異
常か、伝送エラーかの判断が容易になる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の概略構成を示すブロック図
であり、図２は図１の要部を詳細に示すブロック図であ
る。送信回路Ｔに入力される送信データ１は、送信保存
回路２に保存された後、並ー直変換回路３により直列デ
ータに変換されて、送信出力回路４、伝送ライン７を順
次介して受信回路Ｒに入力される。受信回路Ｒに入力さ
れる受信データは、受信入力回路１４を介して直ー並変
換回路１５により並列受信データに変換され、この変換
された並列受信データは受信保存回路１６に保存され、
これが図示しないＣＰＵに出力される。
て説明する。図１は本発明の概略構成を示すブロック図
であり、図２は図１の要部を詳細に示すブロック図であ
る。送信回路Ｔに入力される送信データ１は、送信保存
回路２に保存された後、並ー直変換回路３により直列デ
ータに変換されて、送信出力回路４、伝送ライン７を順
次介して受信回路Ｒに入力される。受信回路Ｒに入力さ
れる受信データは、受信入力回路１４を介して直ー並変
換回路１５により並列受信データに変換され、この変換
された並列受信データは受信保存回路１６に保存され、
これが図示しないＣＰＵに出力される。
【００１２】そして、送信回路Ｔと受信回路Ｒの間に、
例えば８入力ー１出力のセレクタ回路６と、１入力ー８
出力のセレクタ回路８と、前述した従来のＣＲＣ生成回
路およびＣＲＣチェック回路を共通にしたＣＲＣ回路５
と、レジスタ９，１０，１１と、比較回路１２と、オア
回路１３を以下のようにしたものである。すなわち、セ
レクタ回路６の入力端子０，１，２を、それぞれ送信保
存回路２、並ー直変換回路３、送信出力回路４の入力側
に接続し、また該入力端子３，４，５を、受信保存回路
１６、直ー並変換回路１５、受信入力回路１４に接続し
、該出力端子をＣＲＣ回路５に接続してある。さらに、
セレクタ回路８の入力端子にＣＲＣ回路５からの出力で
ある余りを入力するようにし、該出力端子０を送信保存
回路２の入力側に接続し、該出力端子３，４，５をレジ
スタ９，１０，１１の入力端子にそれぞれ接続する。前
記セレクタ回路６，８は、各端子への切換えは、例えば
図示しないＣＰＵからの切換え信号に同期して行われる
ようになっている。そして、レジスタ９，１０，１１の
出力端子を、比較回路１２の入力端子に接続し、比較回
路１２の出力端子とＣＲＣ回路５の出力端子をオア回路
１３に接続する。
例えば８入力ー１出力のセレクタ回路６と、１入力ー８
出力のセレクタ回路８と、前述した従来のＣＲＣ生成回
路およびＣＲＣチェック回路を共通にしたＣＲＣ回路５
と、レジスタ９，１０，１１と、比較回路１２と、オア
回路１３を以下のようにしたものである。すなわち、セ
レクタ回路６の入力端子０，１，２を、それぞれ送信保
存回路２、並ー直変換回路３、送信出力回路４の入力側
に接続し、また該入力端子３，４，５を、受信保存回路
１６、直ー並変換回路１５、受信入力回路１４に接続し
、該出力端子をＣＲＣ回路５に接続してある。さらに、
セレクタ回路８の入力端子にＣＲＣ回路５からの出力で
ある余りを入力するようにし、該出力端子０を送信保存
回路２の入力側に接続し、該出力端子３，４，５をレジ
スタ９，１０，１１の入力端子にそれぞれ接続する。前
記セレクタ回路６，８は、各端子への切換えは、例えば
図示しないＣＰＵからの切換え信号に同期して行われる
ようになっている。そして、レジスタ９，１０，１１の
出力端子を、比較回路１２の入力端子に接続し、比較回
路１２の出力端子とＣＲＣ回路５の出力端子をオア回路
１３に接続する。
【００１３】以上述べた実施例の送信回路Ｔ側の特徴は
、送信データ１を送信保存回路２に格納するときに、同
時にセレクタ回路６の入力端子０を介して送信データ１
をＣＲＣ回路５に入力し、ここで生成多項式を生成し、
かつこれにより送信データ１を除算することにより余り
を演算し、この余りがある場合には、セレクタ回路８の
出力端子０を介して送信保存回路２に格納する。
、送信データ１を送信保存回路２に格納するときに、同
時にセレクタ回路６の入力端子０を介して送信データ１
をＣＲＣ回路５に入力し、ここで生成多項式を生成し、
かつこれにより送信データ１を除算することにより余り
を演算し、この余りがある場合には、セレクタ回路８の
出力端子０を介して送信保存回路２に格納する。
【００１４】そして、セレクタ回路６は入力端子１に切
換えられたとき、送信保存回路２の出力をＣＲＣ回路５
に入力して生成多項式の演算を行い、この生成多項式に
より前記送信データ１を除算することにより、余りが生
ずるか否かにより、送信保存回路２の監視ができる。具
体的には、余りが生じた場合には、送信保存回路２のハ
ードウェアに異常があると判断し、また、余りが生じな
い場合には送信保存回路２のハードウェアが正常である
と判断されることから、送信保存回路２の監視ができる
。同様にして、セレクタ回路６は入力端子２に切換えら
れたとき、送信保存回路２とＰ／Ｓ変換回路３のハード
ウェアの異常を監視することができる。
換えられたとき、送信保存回路２の出力をＣＲＣ回路５
に入力して生成多項式の演算を行い、この生成多項式に
より前記送信データ１を除算することにより、余りが生
ずるか否かにより、送信保存回路２の監視ができる。具
体的には、余りが生じた場合には、送信保存回路２のハ
ードウェアに異常があると判断し、また、余りが生じな
い場合には送信保存回路２のハードウェアが正常である
と判断されることから、送信保存回路２の監視ができる
。同様にして、セレクタ回路６は入力端子２に切換えら
れたとき、送信保存回路２とＰ／Ｓ変換回路３のハード
ウェアの異常を監視することができる。
【００１５】また、受信回路Ｒ側の特徴は、セレクタ回
路６は入力端子３に切換えられたとき、受信入力回路１
４の出力をＣＲＣ回路５に入力して生成多項式の演算を
行い、この生成多項式により前記送信データ１を除算す
ることにより、余りが生ずるか否かにより、受信入力回
路１４の監視ができる。この場合、余りが生じたときレ
ジスタ９に格納される。同様に、Ｓ／Ｐ変換回路１５の
出力をＣＲＣ回路５に入力して演算した結果余りを生じ
るとレジスタ１０に格納し、また受信保存回路１６の出
力をＣＲＣ回路５に入力して演算した結果余りを生じる
とレジスタ１１に格納する。
路６は入力端子３に切換えられたとき、受信入力回路１
４の出力をＣＲＣ回路５に入力して生成多項式の演算を
行い、この生成多項式により前記送信データ１を除算す
ることにより、余りが生ずるか否かにより、受信入力回
路１４の監視ができる。この場合、余りが生じたときレ
ジスタ９に格納される。同様に、Ｓ／Ｐ変換回路１５の
出力をＣＲＣ回路５に入力して演算した結果余りを生じ
るとレジスタ１０に格納し、また受信保存回路１６の出
力をＣＲＣ回路５に入力して演算した結果余りを生じる
とレジスタ１１に格納する。
【００１６】このようにしてレジスタ９〜１１に格納さ
れた余りを、以下のように比較することにより、受信回
路ＲのＳ／Ｐ変換回路１５および受信保存回路１６のハ
ードウェアの異常を監視することができる。すなわち、
比較回路１２によりレジスタ１１とレジスタ９、または
レジスタ１０とレジスタ９またはレジスタ１１のいずれ
かと比較し、この結果が不一致のときは異常ありと判断
され、また比較結果が一致のときは正常と判断される。
れた余りを、以下のように比較することにより、受信回
路ＲのＳ／Ｐ変換回路１５および受信保存回路１６のハ
ードウェアの異常を監視することができる。すなわち、
比較回路１２によりレジスタ１１とレジスタ９、または
レジスタ１０とレジスタ９またはレジスタ１１のいずれ
かと比較し、この結果が不一致のときは異常ありと判断
され、また比較結果が一致のときは正常と判断される。
【００１７】さらに、ＣＲＣ回路５自体のハードウェア
の異常のチェック方法は、データ伝送が行われないとき
、データ伝送と無関係なチェック用の生成多項式を生成
した後、送信保存回路２に保存させた後、二度目の生成
多項式を生成し、これと送信保存回路に保存された生成
多項式と比較して両者が一致するかどうかで判断する。 また、一度データを保存して生成多項式を生成させた後
、一部のデータを変更し、二度目の生成多項式の生成を
実行してその結果をチェックすることにより監視するこ
とができる。
の異常のチェック方法は、データ伝送が行われないとき
、データ伝送と無関係なチェック用の生成多項式を生成
した後、送信保存回路２に保存させた後、二度目の生成
多項式を生成し、これと送信保存回路に保存された生成
多項式と比較して両者が一致するかどうかで判断する。 また、一度データを保存して生成多項式を生成させた後
、一部のデータを変更し、二度目の生成多項式の生成を
実行してその結果をチェックすることにより監視するこ
とができる。
【００１８】このようなことから、送信回路Ｔ、受信回
路Ｒとも、ＣＲＣ生成とエラー検出ができ、また送信回
路Ｔの送信保存回路２、Ｐ／Ｓ変換回路３、送信出力回
路４と、受信回路Ｒでの受信入力回路１４、Ｓ／Ｐ変換
回路１５、受信保存回路１６での各部（ハードウェア）
の異常を検出でき、さらにＣＲＣエラー検出により、可
能になるとともに、ＣＲＣ回路５自体をチェックするこ
とができる。これにより故障診断精度が向上する。
路Ｒとも、ＣＲＣ生成とエラー検出ができ、また送信回
路Ｔの送信保存回路２、Ｐ／Ｓ変換回路３、送信出力回
路４と、受信回路Ｒでの受信入力回路１４、Ｓ／Ｐ変換
回路１５、受信保存回路１６での各部（ハードウェア）
の異常を検出でき、さらにＣＲＣエラー検出により、可
能になるとともに、ＣＲＣ回路５自体をチェックするこ
とができる。これにより故障診断精度が向上する。
【００１９】しかも、ＣＲＣ回路５とセレクタ回路６，
８を組み合せるようにしたので、ＣＲＣ生成回路とＣＲ
Ｃチェック回路を幾つも構築する必要がなく、部品点数
を削減できる。すなわち、従来のデータ伝送エラー検出
回路の欠点を除去するため、図２に示すように、送信保
存回路２の入力側と出力側にＣＲＣ生成回路２０を設け
、またＳ／Ｐ変換回路１５の入力側と比較回路１２の入
力側にＣＲＣ生成回路２０を設け、さらに、送信保存回
路２の出力側、Ｐ／Ｓ変換回路３の出力側および受信保
存回路１６の出力側、Ｓ／Ｐ変換回路１５の出力側にそ
れぞれＣＲＣチェック回路２１を設けることも考えられ
るが、本実施例に比べて部品点数が多い。
８を組み合せるようにしたので、ＣＲＣ生成回路とＣＲ
Ｃチェック回路を幾つも構築する必要がなく、部品点数
を削減できる。すなわち、従来のデータ伝送エラー検出
回路の欠点を除去するため、図２に示すように、送信保
存回路２の入力側と出力側にＣＲＣ生成回路２０を設け
、またＳ／Ｐ変換回路１５の入力側と比較回路１２の入
力側にＣＲＣ生成回路２０を設け、さらに、送信保存回
路２の出力側、Ｐ／Ｓ変換回路３の出力側および受信保
存回路１６の出力側、Ｓ／Ｐ変換回路１５の出力側にそ
れぞれＣＲＣチェック回路２１を設けることも考えられ
るが、本実施例に比べて部品点数が多い。
【００２０】
【発明の効果】本発明によれば、ハードウェアの異常か
、伝送エラーかの判断が容易になるデータ伝送エラー検
出回路を提供することができる。
、伝送エラーかの判断が容易になるデータ伝送エラー検
出回路を提供することができる。
【図１】本発明によるデータ伝送エラー検出回路の一実
施例の概略構成を示すブロック図。
施例の概略構成を示すブロック図。
【図２】図１の作用効果を説明するためのブロック図。
【図３】従来のデータ伝送エラー検出回路の一例の概略
構成を示すブロック図。
構成を示すブロック図。
Ｔ…送信回路、２…送信保存回路、３…Ｐ／Ｓ変換回路
、４…送信出力回路、５…ＣＲＣ回路、６，８…セレク
タ回路、７…伝送ライン、９，１０，１１…レジスタ、
１２…比較回路、１３…オア回路、Ｒ…受信回路、１４
…受信入力回路、１５…Ｓ／Ｐ変換回路、１６…受信保
存回路。
、４…送信出力回路、５…ＣＲＣ回路、６，８…セレク
タ回路、７…伝送ライン、９，１０，１１…レジスタ、
１２…比較回路、１３…オア回路、Ｒ…受信回路、１４
…受信入力回路、１５…Ｓ／Ｐ変換回路、１６…受信保
存回路。
Claims (1)
- 【請求項１】送信回路からの送信すべき送信データを送
信保存回路に格納してから伝送ラインを介して受信回路
に送信し、この受信回路においては前記伝送ラインから
受信された受信データを受信保存回路に格納してから受
け取るようにしたデータ伝送方式において、前記送信回
路と前記受信回路との間に、前記送信回路の各構成要素
と前記受信回路の各構成要素に対して接続切換え可能な
セレクタ回路を配設し、前記送信データを入力しして巡
回多項式を生成するとともに、この巡回多項式により前
記送信データ、前記受信データのいずれかを除算して余
りが生ずる否かにより巡回符号の誤りチェックを行う巡
回符号回路を一組配設し、この巡回符号回路自体のチェ
ックを行う機能を付加し、前記セレクタ回路の切換えに
より前記送信回路および前記受信回路の各構成要素の入
出力間でのデータ伝送の異常と、前記巡回符号回路自体
の異常を検出可能にしたデータ伝送エラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141816A JPH04365156A (ja) | 1991-06-13 | 1991-06-13 | データ伝送エラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141816A JPH04365156A (ja) | 1991-06-13 | 1991-06-13 | データ伝送エラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365156A true JPH04365156A (ja) | 1992-12-17 |
Family
ID=15300796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141816A Pending JPH04365156A (ja) | 1991-06-13 | 1991-06-13 | データ伝送エラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0608848A2 (en) * | 1993-01-25 | 1994-08-03 | Nec Corporation | Cyclic coding and cyclic redundancy code check processor |
| EP0631703A1 (en) * | 1992-12-29 | 1995-01-04 | Codex Corporation | Efficient crc remainder coefficient generation and checking device and method |
-
1991
- 1991-06-13 JP JP3141816A patent/JPH04365156A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631703A1 (en) * | 1992-12-29 | 1995-01-04 | Codex Corporation | Efficient crc remainder coefficient generation and checking device and method |
| EP0631703A4 (en) * | 1992-12-29 | 1996-03-20 | Codex Corp | DEVICE AND METHOD FOR THE POWERFUL GENERATION AND TESTING OF CRC REMAINS. |
| EP0608848A2 (en) * | 1993-01-25 | 1994-08-03 | Nec Corporation | Cyclic coding and cyclic redundancy code check processor |
| EP0608848A3 (en) * | 1993-01-25 | 1997-10-15 | Nec Corp | Cyclic coding and cyclic redundancy code check processor. |
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