KR970002401B1 - 디지탈 시스템 버스상의 오류 검출/정정 장치 그 방법 - Google Patents

Abstract

내용없음.

Description

디지탈 시스템 버스상의 오류 검출/정정 장치 그 방법

제1도는 종래 메모리상의 오류 검출 및 정정 회로의 블럭 구성도.

제2도는 본 발명에 의한 버스상의 오류 검출 및 정정 회로의 블럭 구성도.

제3도는 본 발명에 의한 버스상의 오류 검출 및 정정 방법에 대한 처리 흐름도.

* 도면의 주요부분에 대한 부호의 설명

11 : 프로세서 12 : 오류 검출 및 정정 회로

13 : 메모리 21 : 디지탈 시스템

22 : 오류 검출 및 정정 회로 23 : 어드레스, 데이타 제어 신호 버스

24 : 오류 검출 및 정정 회로 25 : 디지탈 시스템

26 : 메모리 회로

본 발명은 디지탈 시스템의 양방향 데이타 버스 뿐만 아니라 어드레스, 제어 신호 버스등에서 발생하는 디지탈 시스템 버스상의 오류 검출/정정 장치 및 그 방법에 관한 것이다.

종래에는 디지탈 시스템에서 오류로부터 데이타 보호를 하기 위하여 오류 검출 및 정정 회로를 메모리에만 국한되어 사용되어 왔다.

시스템상에서 더 많은 메모리를 필요로 함에 따라 메모리상에서 발생되는 오류를 피할 수 없게 되는데 이러한 오류는 연결의 잘못, 메모리 내부의 단락(short), 오픈 리드(open lead)등과 같은 물리적인 결함에 의해서 발생할 수 있으며, 또한 시스템 잡음, 파워 서지(power surge), 알파 파티클 래디에이션(alpha partice radiation)등과 같은 현상에 의해서도 생길 수 있다. 이러한 원인이 복합적으로 생길 경우 그 심각성은 더욱 커지게 된다. 이러한 메모리상의 오류는 제1도와 같은 방법으로 검출 및 정정할 수 있다.

제1도는 기존의 메모리상에서 발생하는 오류를 검출하고 정정해주는 방법에 관한 것이다. 도면에서 11은 프로세서, 12는 오류 검출 및 정정 회로부, 13은 메모리 회로부를 각각 나타낸다.

도면에서 도시한 바와 같이 프로세서(11)에서 메모리 회로부(13)로 데이타를 저장하는 경우, 오류 검출 및 정정 회로부(12)는 메모리에 저장하고자 하는 데이타에서 검사 비트를 추가하여 동시에 저장을 하게 된다. 이때, 이 검사 비트를 위한 여분의 메모리가 더 필요하게 된다. 그런 후 다시 그 데이타를 읽게 되면 동시에 저장했던 해당 검사 비트를 읽어 다시 읽은 데이타에서 새로이 계산한 검사 비트와 비교함으로써 읽은 데이타의 오류 유무를 검사하고 정정까지 해준다. 그런데 이 기존의 방법은 단지 메모리 소자에서의 오류만을 검출하고 정정할 수 밖에 없다. 그러나, 실제로 발생할 수 있는 프로세서와 메모리간의 데이타 버스상의 오류와의 여러 입출력(I/O) 버스상에서의 오류에 대해서는 전혀 검출 및 정정해 줄 수 없는 단점이 있다.

현재의 시스템의 추세는 고속화와 다양한 기능을 위한 복잡화라고 할 수 있는데 이와 같이 시스템이 고속화되고 점점 복잡해짐에 따라 버스상에서 빠른 데이타 이동은 예기치 않은 오류를 발생시키게 된다. 어드레스, 데이타 및 제어 신호 버스등에서 데이타가 고속으로 이동함으로서 버스간에 서로 간섭을 주게 되며 여러 잡음의 원인을 제공하게 된다. 또하나 보드와 보드간의 데이타 이동시에도 이동 경로가 길어지고 연결 커넥터의 불량등으로 잡음의 영향을 받기가 쉬운 등의 문제점들이 있었다. 그리고, 병렬 처리 시스템과 같이 현재 개발되는 시스템들의 추세가 다양한 처리 기능을 위해 점점 복잡해지고 또한 더 빠른 속도를 추구함으로 인하여 버스상의 데이타 보호는 더욱 중요성이 더해가고 있다.

상기 종래 기술에 대한 제반 문제점을 해결하기 위하여 안출된 본 발명은, 메모리상의 오류 검출 및 정정에 국한되어 사용되어 오던 데이타 보호 기술을 메모리상의 오류뿐만 아니라 버스상에서 발생되는 오류에 대해서는 검출하고 정정하여 줄 수 있는 디지탈 시스템 버스상의 오류 검출/정정 장치 및 그 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명을 이루는 장치의 구성은, 각각 별개의 제1 및 제2디지탈 시스템에서 데이타를 송신하고자 할 때 송신 데이타의 검사 비트를 계산하여 함께 전송하면 수신된 데이타와 검사 비트를 이용하여 오류를 검출하고 오류가 검출되면 정정하기 위하여 각각 마련되며 상호간에 어드레스, 데이타 제어 신호 버스로 연결되는 제1 및 제2오류 검출 및 정정 수단을 구비하는 것을 특징으로 한다.

또한, 본 발명을 이루는 방법으로는, 송신측에서 버스를 통해 데이타를 전달하는 경우, 송신측에서는 데이타의 검사 비트를 생성하여 두 데이타를 동시에 전송하는 제1단계; 상기 제1단계 수행 후, 수신측의 오류 검출 및 정정 소자에 의하여 수신 데이타의 오류 발생 유무를 검사받아 오류가 발생되지 않았으면 그 데이타를 수신하고 오류가 발생되었으면 정정가능 여부를 조사하는 제2단계; 상기 제2단계 수행 후, 발생한 오류의 정정이 가능하면 오류를 정정하고 오류 정정 작업이 끝나면 그 데이타를 수신하여 동작을 완료하며, 정정 불가능한 오류이면 오류 정정 불가 신호를 발생한 후 종료하는 제3단계를 포함하며 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 따른 버스상의 오류 검출 및 정정 회로의 블럭 구성도로서, 도면에서 21, 25는 디지탈 시스템, 22, 24는 오류 검출 및 정정 회로부, 26은 메모리 회로부, 23은 각종 데이타가 이동하는 버스로서 어드레스, 데이타 제어 버스 등을 모두 나타낸다.

도면에 도시한 바와 같은 본 발명은, 하나의 디지탈 시스템에서 다른 디지탈 시스템으로 각종 데이타를 전송하는 경우, 그 버스(23)상에서 전송되는 데이타의 오류를 검출 및 정정하므로서 데이타를 보호한다.

본 발명은 데이타를 보내는 송신측인 양 디지탈 시스템(21 또는 25)의 오류 검출 및 정정 회로부(22 또는 24)에서 보내고자 하는 데이타의 검사 비트를 계산하여 함께 전송하면, 수신측(25 또는 21)인 오류 검출 및 정정 회로부(22 또는 24)에서는 수신된 데이타와 검사비트를 이용하여 오류 유무를 검사한 후, 만약 오류가 있어 정정이 필요하며 정정 작업을 수행한다. 또한 메모리(26)에 데이타를 저장하고 있는 경우에도 마찬가지로 오류 검출 및 정정이 가능하다.

본 발명의 바람직한 실시예로서 오류 검출 및 정정 소자인 플로우 쓰루우(Flow Through) 구조의 32비트용 IDT49C465(IDT)를 2개 사용하였으며, 주 메모리로는 DRAM의 어드레스 멀티플렉싱(Address Multiplexing)과 리프레쉬(Refresh)등을 위한 DRAM 콘트롤러(Controller)등을 사용하였다. 즉, 오류 검출 및 정정 회로부(22,24)로 IDT49C465를 각각 사용하였고, 메모리 회로부(26)로 DRAM을 사용하였다. 버스(23)상에서의 데이타 보호를 위하여 오류 검출 및 정정 소자인 IDT49C465(22와 24)가 사용되어 두 디지탈 시스템간의 버스상에서의 오류를 검출하고 정정한다. 그리고 22와 24는 또한 각각 양쪽 디지탈 시스템(21과 25)에서의 메모리(26) 사용시에 메모리상의 데이타 오류를 검출하고 정정하는데도 사용된다. 그러므로 본 발명의 실시예에서는 두 디지탈 시스템간의 버스(23)상에서 발생하는 오류를 검출하고 정정할 수 있으며, 또한 버스(23) 사이에 설치된 메모리 소자(26)에서의 오류 검출 및 정정이 가능하다.

상기 오류 검출 및 정정 소자(22와 24)는 수정된 하밍(Hamming) 코드를 사용하여 버스상에서 발생되는 오류를 검출 및 정정해주게 되는데, 단일 오류는 모두 정정이 가능하고 모든 이중 오류 및 몇몇 삼중 오류는 검출만이 가능하다. 상기 오류 검출 및 정정 소자로 인한 데이타 송, 수신시의 시간지연은 오류가 발생하지 않는 경우는 약 20ns, 오류를 정정하는 경우에는 약 40ns 정도 생기게 된다.

제3도는 본 발명에 따른 오류 검출 및 정정 방법에 대한 처리 흐름도이다.

송신측에서 버스를 통해 데이타를 전달하는 경우, 송신측에서는 먼저 오류 검출 및 정정 소자를 사용하여 그 데이타의 검사 비트를 생성하여(31) 두 데이타를 동시에 전송하게 된다(32).

상기와 같이 전송된 데이타는 수신측의 오류 검출 및 정정 소자에 의하여 수신 데이타의 오류 발생 유무를 검사받게 되며(33), 오류가 발생되지 않았으면 그 데이타를 수신함으로써 전송 작업을 끝나게 된다(37).

만약, 오류가 발생하였다면, 정정이 가능한가를 살피고(34), 가능하면 오류를 정정하여 주게 된다(36), 오류 정정 작업이 끝나면 그 데이타를 수신하여 동작을 완료하게 되며(37), 만약 오류가 정정 불가능하면 그에 따른 신호를 발생하여 시스템으로 하여금 예외처리를 수행하고 종료한다(35).

따라서, 상기와 같은 본 발명은 디지탈 시스템의 버스상에서 발생되는 오류로부터 데이타를 보호하기 위한 방법으로 사용될 수 있으며, 고속 입출력(I/O) 전송장치, 병렬처리를 위한 또다른 프로세서를 탑재한 보드등 기타 여러 부분으로의 확장이 가능하며, 또한 디지탈 시스템이 별개의 보드가 아닌 단일 보드 시스템으로도 적용이 가능하다. 특히, 본 발명은 다중 프로세서를 위한 공유 메모리상의 데이타를 보호할 수 있으며, 현재의 시스템 추세가 병렬 처리 시스템과 같이 아주 복잡화됨에 따라 실제로 시스템의 버스 오류에 대한 해결책이 될 수 있다. 그리고, 오류 검출 및 정정 회로를 사용함으로서 양방향 데이타 버스뿐만 아니라 어드레스 버스, 제어 신호 버스등에서도 오류를 검출하고 정정할 수 있는 등의 효과가 있다.

Claims (2)

1. 각각 별개의 제1 및 제2디지탈 시스템(21,25)에서 데이타를 송신하고자 할 때 송신 데이타의 검사 비트를 계산하여 함께 전송하면 수신된 데이타와 검사 비트를 이용하여 오류를 검출하고 오류가 검출되면 정정하기 위하여 각각 마련되며 상호간에 어드레스, 데이타 제어 신호 버스로 연결되는 제1 및 제2오류 검출 및 정정 수단(22,24)을 구비하는 것을 특징으로 하는 디지탈 시스템 버스상의 오류 검출/정정 장치.
2. 각각 별개의 제1 및 제2디지탈 시스템(21,25)에 각각 마련된 제1 및 제2오류 검출 및 정정 수단(22,24)에 적용되는 오류 검출 및 정정 방법에 있어서, 송신측에서 버스를 통해 데이타를 전달하는 경우, 송신측에서는 데이타의 검사 비트를 생성하여 두 데이타를 동시에 전송하는 제1단계(31,32); 상기 제1단계(31,32) 수행 후, 수신측의 오류 검출 및 정정 소자에 의하여 수신 데이타의 오류 발생 유무를 검사받아 오류가 발생되지 않았으면 그 데이타를 수신하고 오류가 발생되었으면 정정 가능 여부를 조사하는 제2단계(33,34,37); 상기 제2단계(33,34,37) 수행 후, 발생한 오류가 정정이 가능하면 오류를 정정하고 오류 정정 작업이 끝나면 그 데이타를 수신하여 동작을 완료하며, 정정 불가능한 오류이면 오류 정정 불가 신호를 발생한 후 종료하는 제3단계(35 내지. 37)을 포함하여 이루어지는 것을 특징으로 하는 디지탈 시스템 버스상의 오류 검출/정정 방법.