KR0186073B1 - 에러 정정 회로 - Google Patents

Abstract

본 발명은 칩이 불량임에도 불구하고 에러 정정 회로에 의해 에러가 정정되어 양품으로 판정되는 경우를 검출하는데 있어, 에러 정정 회로를 온시켜 테스트한 다음 에러 정정 회로를 오프시켜 다시 테스트 해야하는 불편함을 제거하도록 한 것으로, 센스 앰프에서 출력되는 신호에 에러가 발생되는 이를 정정하여 그 반전된 신호를 출력하고 상기 센스 앰프의 출력 신호에 에러가 발생되지 않으면 그대로 출력하는 에러 정정을 수행하는 회로에 있어, 상기 센스 앰프의 출력 신호와 에러 정정이 수행된 신호를 비교하여 그 비교된 결과를 저장하고, 그 저장된 결과로부터 에러 정정여부를 검출할 수 있도록 한 에러 정정 회로에 관한 것이다.

Description

에러 정정 회로(Error Correction Circuit)

제1도는 에러 정정 기능의 여부를 결정하는 일반적인 회로를 나타낸 예시도.

제2도는 종랭 기술에 의한 에러 정정 회로를 보인 회로도.

제3도는 본 발명 에러 정정 회로의 일실시예를 보인 회로도.

제4도는 제3도에서 플립플롭의 구성을 보인 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 익스클루시브 오아 게이트 12 : 플립 플롭

13, 14, 15-18 : 인버터 19-21 : 노아 게이트

본 발명은 에러 정정 회로에 관한 것으로, 특히 칩이 실제로는 불량품인 경우에도 양품으로 판정되는 경우를 검출함으로써 수율 향상 및 불량 분석이 용이하도록 한 에러 정정 회로에 관한 것이다.

일반적으로 반도체 칩에 데이타를 저장할 때에는 저장되는 데이타에 해당하는 패리티 비트(parity bit)가 함께 저장된다. 에러 정정 회로는 데이타와 함께 저장된 패리티 비트와, 상기 저장된 데이타로부터 생성한 패리티 비트를 비교하여 상기 두 패리티 비트가 일치할 경우에는 불량이 없는 상태로 판정하고, 상기 두 패리티 비트가 일치되지 않을 경우에는 불량이 발생된 것으로 판정하여 해당되는 센스 앰프의 출력을 반전시킴으로써 발생된 불량을 자동으로 수정하는 회로이다. 따라서, 에러 정정 기능을 온 상태로 하여 테스트한 반도체 칩이 양품일 경우에는 칩에서 발생된 불량이 상기 에러 정정 기능에 의해 정정이된 경우를 포함하고 있을 것이므로, 상기 에러 정정 기능을 오프 상태로 하여 다시 테스트를 실시함으로써 상기 에러 정정 회로에 의한 불량의 수정 여부를 판정함으로써 수율 향상의 정도를 평가하게 된다.

제1도는 에러 정정 기능의 여부를 결정하는 일반적인 회로를 나타낸 예시도로서, 이에 도시된 바와 같이 드레인 전극이 테스트 패드에 연결되고 소스 전극은 접지되며 게이트 전극은 전원 전압과 연결되는 엔 모스 트랜지스터(1)와, 상기 엔 모스 트랜지스터(1)의 드레인 전극에서 출력되는 신호를 각각 반전하는 복수개의 인버터(2-6)가 차례로 연결되어 있다.

이와 같이 구성된 회로에서, 상기 테스트 패드를 오픈 시킬 경우, 상기 엔 모스 트랜지스터(1)의 드레인 전극에 로우 상태의 전압이 나타나고, 이 전압이 상기 인버터(2-6)에 의해 차례로 반전됨으로써 인버터(6)에서 출력되는 신호(ECCDH)는 하이 상태가 된다. 이 하이 상태의 출력 신호(ECCH)는 에러 정정 회로의 에러 정정 기능을 온 시키는 역할을 하게된다. 반면, 상기 테스트 패드에 하이 상태의 신호를 인가할 경우에는 상기 인버터(6)에서 출력되는 신호(ECCH)는 로우 상태가 된다. 이 로우 상태의 출력 신호(ECCH)는 에러 정정 회로의 에러 정정 기능을 오프 시키는 역할을 하게 된다.

제2도는 종래 기술에 의한 에러 정정 회로를 보인 회로도로서, 이에 도시된 바와 같이 패리티 비트(XOR0-XOR3)를 노아 연산하는 노아 게이트(7)와, 상기 노아 게이트(7)의 출력 신호와 나머지 패리티 비트(XOR4-XOR5) 및 상기 에러 정정 여부를 결정하는 회로의 출력 신호(ECCH)를 낸드 연산하는 낸드 게이트(8)와, 센스 앰프(도면에 미도시)의 출력 신호(SAout)를 반전하는 인버터(9)와, 상기 낸드 게이트(8)의 출력 신호를 반전하는 인버터(10)와, 상기 낸드 게이트(8) 및 인버터(10)의 출력 신호에 의해 제어되어 상기 인버터(9)의 출력 신호를 전송하는 트랜스미션 게이트(T1)와, 상기 낸드 게이트(8) 및 인버터(10)의 출력 신호에 의해 제어되어 상기 센스 앰프의 출력 신호(SAout)를 전송하는 트랜스미션 게이트(T2)로 구성되어 있다.

이와 같이 구성된 회로에서, 칩에 불량이 발생하게 되어 상기 센스 앰프의 출력 신호(SAout)에 에러가 발생되면 상기 패리티 신호(XOR0-XOR5)중에서 노아 게이트(7)에 인가되는 신호(XOR0-XOR3)는 모두 로우 상태가 되며 상기 낸드 게이트(8)에 인가되는 신호(XOR4-XOR5)는 모두 하이 상태가 된다. 이때 상기 하이 상태의 출력 신호(ECCH)에 의해 에러 정정 회로의 에러 정정 기능이 온 될 경우, 노아 게이트(7)는 하이 상태의 신호를 출력하게 되고, 따라서 상기 낸드 게이트(8)는 로우 상태의 신호를 출력하게 된다. 그리하여, 트랜스미션 게이트(T1)가 턴 온, 트랜스미션 게이트(T2)가 턴 오프되어 상기 에러가 발생된 센스 앰프의 출력 신호(SAout)가 인버터(9)에 의해 반전되어 에러가 정정된 신호(Eout)로서 출력되게 된다.

한편, 칩이 양호하여 상기 센스 앰프의 출력 신호(SAout)에 에러가 발생되지 않았으면 상기 패리티 신호(XOR0-XOR5) 중에서 노아 게이트(7)에 인가되는 신호(XOR0-XOR3)중 적어도 하나는 하이 상태가 되며 상기 낸드 게이트(8)에 인가되는 신호(XOR4-XOR5)중 적어도 하나는 로우 상태가 된다. 이때 상기 하이 상태의 출력 신호(ECCH)에 의해 에러 정정 회로의 에러 정정 기능이 온 될 경우, 노아 게이트(7)는 로우 상태의 신호를 출력하게 되고, 따라서 상기 낸드 게이트(8)는 하이 상태의 신호를 출력하게 된다. 그리하여, 트랜스미션 게이트(T1)가 턴 오프, 트랜스미션 게이트(T2)가 턴 온되어 상기 에러가 발생지 않은 센스 앰프의 출력 신호(SAout)는 상기 트랜스미션 게이트(T2)를 통해 그대로 출력된다.

따라서, 센스 앰프의 출력 신호(SAout)에 에러가 발생된 경우에는 상기 센스 앰프의 출력 신호(SAout)와 에러 정정 회로의 출력 신호(Eout)는 서로 반전된 상태가 되고, 센스 앰프의 출력 신호(SAout)에 에러가 발생되지 않은 경우에는 상기 센스 앰프의 출력 신호(SAout)와 에러 정정 회로의 출력 신호(Eout)는 동일한 상태에 있게 된다.

반면, 에러 정정 회로의 에러 정정 기능을 오프 시키기 위해 로우 상태의 출력 신호(ECCH)가 상기 낸드 게이트(8)에 인가되면, 낸드 게이트(8)는 타 입력 신호에 관계없이 하이 상태의 신호를 출력하게 됨으로써 트랜스미션 게이트(T1)를 턴 오프, 트랜스미션 게이트(T2)를 턴 온시킨다. 그러므로, 센스 앰프의 출력 신호(SAout)는 상기 턴 온된 트랜스미션 게이트(T2)를 통해 에러 정정 없이 그대로 출력되게 된다.

그러나, 상기와 같은 종래의 에러 정정 회로에서는 칩에서 발생된 불량이 자동으로 정정이 될 뿐, 불량임에도 불구하고 에러 정정 회로에 의해 에러가 정정됨으로써 양품으로 판정되는 경우를 파악하기 위해서는 상기 에러 정정 회로를 오프시켜 다시 테스트를 실시하여야 하는 불편한 점이 있었다.

따라서, 본 발명의 목적은 종래의 에러 정정 회로의 출력 신호와 센스 앰프의 출력 신호를 이용함으로써, 불량임에도 불구하고 에러 정정 회로에 의해 에러가 정정되어 양품으로 판정되는 경우를 검출하는데 있어, 에러 정정 회로를 온시켜 테스트한 다음 에러 정정 회로를 오프시켜 다시 테스트 해야하는 불편함을 제거하도록 한 에러 정정 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명 에러 정정 회로의 구성은, 패리티 비트를 노아 연산하는 노아 게이트와, 상기 노아 게이트의 출력 신호와 나머지 패리티 비트 및 에러 정정 여부를 결정하는 출력신호를 낸드 연산하는 낸드 게이트와, 센스앰프의 출력신호를 반전하는 제1인버터와, 상기 낸드 게이트의 출력 신호를 반전하는 제2인버터와, 상기 낸드 게이트 및 제2인버터의 출력 신호에 의해 제어되어 상기 제1인버터의 출력신호를 전송하는 제1트랜스미션 게이트와, 상기 낸드 게이트 및 제2인버터의 출력 신호에 의해 제어되어 상기 센스앰프의 출력 신호를 전송하는 제2트랜스미션 게이트로 구성되어 있는 에러 정정 회로에 있어서, 상기 제1,2트랜스미션 게이트에서 출력되는 신호와 센스앰프의 출력 신호를 익스클루시브 오아 연산하는 익스클루시브 오아 게이트와, 상기 익스클루시브 오아 게이트의 출력신호에 따라 그 결과를 저장하는 플립플롭과, 상기 플립플롭의 출력 신호를 피드백(feedback)하는 제3인버터와, 상기 플립플롭의 출력신호를 반전하여 출력하는 제4인버터를 더 포함하여 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세힌 설명하면 다음과 같다.

제3도는 본 발명 에러 정정 회로의 일실시예를 보인 회로도로서, 이에 도시한 바와 같이 센스 앰프의 출력 신호(SAout)와 제2도의 트랜스미션 게이트(T1,T2)에서 출력되는 출력 신호(Eout)를 익스클루시브 오아 연산하는 익스클루시브 오아 게이트(11)와, 상기 익스클루시브 오아 게이트(11)의 출력 신호에 따라 그 결과를 저장하는 플립 플롭(12)과, 상기 플립 플롭(12)의 출력 신호를 피드백하는 제3인버터(13)와, 상기 플립플롭(12)의 출력 신호를 반전하여 출력하는 제4인버터(14)로 구성한다.

제4도는 제3도의 플립플롭의 구성을 보인 회로도로서, 이에 도시한 바와 같이 입력되는 신호를 노아 연산하는 제1노아 게이트(19)와, 상기 제1노아 게이트(19)의 출력 신호와 외부로부터 리세트를 위해 인가되는 파워 신호 등을 포함하는 신호가 입력됨에 따라 이를 노아 연산하여 상기 제1노아 게이트(19)로 출력하는 제2노아 게이트(20)와, 상기 제1노아 게이트(19)의 출력 신호와 파워 신호를 노아 연산하여 상기 제1노아 게이트(19)의 입력 신호로 인가하는 제3노아 게이트(21)와, 상기 익스클루시브 오아 게이트(11)의 출력 신호를 반전하는 제5인버터(15)와, 상기 제5인버터(15)의 출력 신호를 반전하여 상기 제1노아 게이트(19)의 입력 신호로 인가하는 제6인버터(16)와, 상기 제5인버터(15)의 출력 신호를 차례로 반전하여 상기 제2노아 게이트(20)의 입력 신호로 인가하는 제7,8인버터(17-18)로 구성한다.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 상세히 설명하면 다음과 같다.

제3도 및 제4도의 익스클루시브 오아 게이트(11)에 인가되는 신호(Eout)는 제2도의 종래 기술에 의한 에러 정정 회로의 출력 신호이다. 전술한 바와 같이, 센스 앰프에서 출력되는 신호(SAout)에 에러가 발생되지 않은 경우에는 상기 센스 앰프의 출력 신호(SAout)와 에러 정정 회로의 출력 신호(Eout)는 동일한 상태이고, 센스 앰프의 출력 신호(SAout)에 에러가 발생된 경우에는 상기 센스 앰프의 출력 신호(SAout)와 에러 정정 회로의 출력 신호(Eout)는 서로 반전된 상태에 있게된다.

먼저, 센스 앰프의 출력 신호(SAout)에 에러가 발생되지 않은 경우를 설명하면, 상기 두 신호(SAout)(Eout)가 같은 상태에 있게되므로, 익스클루시브 오아 케이트(11)는 이를 연산하여 로우 상태의 신호를 출력하게 된다. 이 신호는 제5,7,8인버터(15,17,18)에서 차례로 반전되어 하이 상태로 제3노아 게이트(20)의 일 입력 신호가 된다. 제2노아 게이트(20)는 자신의 일 입력 신호가 하이 상태이므로, 로우 상태의 신호를 출력하여 제1노아 게이트(19)로 출력한다. 한편 제2노아 게이트(21)에는 리세트를 위한 하이 상태의 파워 신호가 입력됨에 따라 로우 상태의 신호를 상기 제1노아 게이트(19)로 출력한다. 따라서, 상기 제1노아 게이트(19)는 제6인버터(16) 및 제2,3노아 게이트(20), (21)로부터 입력되는 신호가 모두 로우 상태이므로, 하이 상태의 신호를 출력한다. 이어서, 상기 제3노아 게이트(21)는 하이 상태인 상기 제1노아 게이트(19)의 출력 신호에 의해 로우 상태의 신호를 출력하고, 이 신호가 제4인버터(14)에 의해 하이 상태로 반전되어 출력되게 된다.

한편, 센스 앰프의 출력 신호(SAout)에 에러가 발생된 경우를 설명하면, 상기 두 신호(SAout)(Eout)가 서로 다른 상태에 있게되므로, 상기 익스클루시브 오아 게이트(11)는 이를 연산하여 하이 상태의 신호를 출력하게 된다. 이 신호는 제5,6인버터(15,16)에서 차례로 반전되어 하이 상태로 제1노아 게이트(19)의 일 입력 신호가 된다. 제1노아 게이트(19)는 자신의 일 입력 신호가 하이 상태이므로, 로우 상태의 신호를 출력하여 상기 제2,3노아 게이트(20,21)로 출력한다. 상기 제3노아 게이트(21)는 모두 로우 상태인 상기 제1노아 게이트(19)의 출력 신호 및 파워 신호를 노아 연산하여 하이 상태의 신호를 출력한다. 이어서, 제4인버터(14)가 상기 제3노아 게이트(21)의 출력 신호를 로우 상태로 반전하여 출력하게 된다.

이와 같이, 본 발명에 의한 에러 정정 회로에서는 두 신호(SAout)(Eout)의 상태가 서로 동일한 경우에는 하이 상태의 신호(OUT)를 출력하고, 상기 두 신호(SAout)(Eout)의 상태가 서로 반전되어 있을 경우에는 로우 상태의 신호(OUT)를 출력하게 된다. 즉, 칩이 양호하여 에러 정정이 발생되지 않은 경우에는 하이 상태의 신호(OUT)가 출력되고, 칩이 불량하여 에러 정정이 수행된 경우에는 로우 상태의 신호(OUT)가 출력되게 된다. 따라서, 본 발명에 의한 에러 정정 회로에서는 종래에서와 같이 에러 정정이 수행되었는지를 검출하기 위해 에러 정정 회로를 온하여 테스트 한 다음 다시 에러 정정 회로를 오프하여 테스트할 필요 없이, 에러 정정 회로를 온한 상태에서 단지 출력 신호(OUT)의 상태만 확인하면 에러 정정 여부를 확인할 수 있는 장점이 있다. 그리고, 이와 같은 확인 결과는 수율의 향상이나 신뢰성의 분석 등에 유용한 수단으로 사용된다.

Claims (2)

1. 패리티 비트를 노아 연산하는 노아 게이트와, 상기 노아 게이트의 출력 신호와 나머지 패리티 비트 및 에러 정정 여부를 결정하는 출력신호를 낸드 연산하는 낸드 게이트와, 센스앰프의 출력 신호를 반전하는 제1인버터와, 상기 낸드 게이트의 출력 신호를 반전하는 제2인버터와, 상기 낸드 게이트 및 제2인버터의 출력 신호에 의해 제어되어 상기 제1인버터의 출력 신호를 전송하는 제1트랜스미션 게이트와, 상기 낸드 게이트 및 제2인버터의 출력 신호에 의해 제어되어 상기 센스앰프의 출력 신호를 전송하는 제2트랜스미션 게이트로 구성되어 있는 에러 정정 회로에 있어서, 상기 제1,2트랜스미션 게이트에서 출력되는 신호와 센스앰프의 출력신호를 익스클루시브 오아 연산하는 익스클루시브 오아 게이트와, 상기 익스클루시브 오아 게이트의 출력신호에 따라 그 결과를 저장하는 플립플롭과, 상기 플립플롭의 출력 신호를 피드백(feedback)하는 제3인버터와, 상기 플립플롭의 출력신호를 반전하여 출력하는 제4인버터를 더 포함하여 구성한 것을 특징으로하는 에러 정정 회로.
2. 제1항에 있어서, 상기 플립 플롭은 상기 익스클루시브 오아 게이트의 출력 신호를 반전하는 제1인버터와, 상기 제1인버터의 출력 신호를 반전하는 제2인버터와, 상기 제2인버터 및 제3노아 게이트로부터 입력되는 신호를 노아 연산하는 제1노아 게이트와; 상기 제 인버터의 출력신호를 차례로 반전하는 제3,4인버터와, 상기 제1노아 게이트의 출력신호, 외부로부터 리세트를 위해 인가되는 파워 신호 및 상기 제3,4인버터의 출력 신호를 노아 연산하여 상기 제1노아 게이트로 출력하는 제2노아 게이트와; 상기 제1노아 게이트의 출력 신호와 상기 파워 신호를 노아 연산하여 상기 제1노아 게이트의 입력 신호로 인가함과 아울러 출력 신호로 출력하는 제3노아 게이트로 구성한 것을 특징으로하는 에러 정정 회로.