JP2588244B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2588244B2 JP2588244B2 JP63108186A JP10818688A JP2588244B2 JP 2588244 B2 JP2588244 B2 JP 2588244B2 JP 63108186 A JP63108186 A JP 63108186A JP 10818688 A JP10818688 A JP 10818688A JP 2588244 B2 JP2588244 B2 JP 2588244B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- self
- power supply
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第３図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第1,2図） 発明の効果 〔概要〕 自己試験回路を内蔵する半導体装置に関し、 デバイスの特性に影響を与えず、しかも特殊な装置を
必要とせずに簡単な構成で自己試験を行うことができる
半導体装置を提供することを目的とし、 所定の処理を行う回路の自己試験を行う自己試験回路
を内蔵し、前記自己試験回路は、自己試験に必要な入力
パターンを生成して被試験回路に供給し、その出力パタ
ーンを期待値と比較して試験の判定を行うように構成さ
れるとともに、試験の判定結果に基づいて電源を自動的
に短絡する電源短絡手段を有し、被試験回路の不良を電
源電流の変化により判別可能とするように構成する。
必要とせずに簡単な構成で自己試験を行うことができる
半導体装置を提供することを目的とし、 所定の処理を行う回路の自己試験を行う自己試験回路
を内蔵し、前記自己試験回路は、自己試験に必要な入力
パターンを生成して被試験回路に供給し、その出力パタ
ーンを期待値と比較して試験の判定を行うように構成さ
れるとともに、試験の判定結果に基づいて電源を自動的
に短絡する電源短絡手段を有し、被試験回路の不良を電
源電流の変化により判別可能とするように構成する。
本発明は、半導体装置に係り、詳しくは自己試験回路
を内蔵する半導体装置に関する。
を内蔵する半導体装置に関する。
近年、半導体素子の集積度が大規模となり、外部から
の試験だけでは不良検出が十分に行えないだけでなく、
試験のためのコストも上昇している。そのため、素子の
内部で自己試験を行う自己試験の手法が開発されている
が、自己試験のためには試験用の外部端子を設けること
が必要となる。
の試験だけでは不良検出が十分に行えないだけでなく、
試験のためのコストも上昇している。そのため、素子の
内部で自己試験を行う自己試験の手法が開発されている
が、自己試験のためには試験用の外部端子を設けること
が必要となる。
自己試験法（self−testing）は入力試験パターンの
発生や試験結果の判定をLSI自体で行うものであり、高
価なLSIテスタを使用しないで機能検査できる利点があ
る。
発生や試験結果の判定をLSI自体で行うものであり、高
価なLSIテスタを使用しないで機能検査できる利点があ
る。
そのような自己試験回路を有する従来のLSIとして
は、例えば第３図に示すようなものがある。同図におい
て、１は自己試験のための制御端子であり、制御端子１
に試験開始を指令する制御信号が加えられると、入力パ
ターン生成回路２により試験のための入力パターンが予
め定められたパターン数だけ生成され、被試験回路３に
入力系列として供給される。被試験回路３は論理演算を
行うチップの部分であり、前記入力パターンに従って各
種の論理演算を行い、その結果を出力圧縮回路４に出力
する。出力圧縮回路４は被試験回路３からの出力が信号
系列として入力したとき、例えば長い出力パターン系列
から短いビット長のデータへの圧縮を行い、圧縮した出
力はテスト結果判定用の出力端子5a〜5nから取り出され
る。出力端子5a〜5nから取り出された信号は期待値と比
較され、LSIの良品／不良品が判定される。
は、例えば第３図に示すようなものがある。同図におい
て、１は自己試験のための制御端子であり、制御端子１
に試験開始を指令する制御信号が加えられると、入力パ
ターン生成回路２により試験のための入力パターンが予
め定められたパターン数だけ生成され、被試験回路３に
入力系列として供給される。被試験回路３は論理演算を
行うチップの部分であり、前記入力パターンに従って各
種の論理演算を行い、その結果を出力圧縮回路４に出力
する。出力圧縮回路４は被試験回路３からの出力が信号
系列として入力したとき、例えば長い出力パターン系列
から短いビット長のデータへの圧縮を行い、圧縮した出
力はテスト結果判定用の出力端子5a〜5nから取り出され
る。出力端子5a〜5nから取り出された信号は期待値と比
較され、LSIの良品／不良品が判定される。
しかしながら、このような従来の自己試験回路を有す
るLSIにあっては、自己試験を制御する入力端子および
試験結果により不良の有無を検出するための出力端子が
必要であるため、実際の回路動作に必要な端子数が制限
され、回路機能の充実が図れない。また、判定結果を予
め用意しておいた期待値と比較するための特別の装置を
必要とするという問題点があった。
るLSIにあっては、自己試験を制御する入力端子および
試験結果により不良の有無を検出するための出力端子が
必要であるため、実際の回路動作に必要な端子数が制限
され、回路機能の充実が図れない。また、判定結果を予
め用意しておいた期待値と比較するための特別の装置を
必要とするという問題点があった。
なお、試験用の端子と一般の端子とを共有することも
可能であるが、このようにすると、回路の特性悪化（デ
ィレー等）を招いたり、試験のための制御が複雑（例え
ば、回路構成が複雑化する）になるという新たな問題点
が発生する。
可能であるが、このようにすると、回路の特性悪化（デ
ィレー等）を招いたり、試験のための制御が複雑（例え
ば、回路構成が複雑化する）になるという新たな問題点
が発生する。
そこで本発明は、回路の特性に影響を与えず、しかも
特殊な装置を必要とせずに簡単な構成で自己試験を行う
ことができる半導体装置を提供することを目的としてい
る。
特殊な装置を必要とせずに簡単な構成で自己試験を行う
ことができる半導体装置を提供することを目的としてい
る。
本発明による半導体装置は上記目的達成のため、所定
の処理を行う回路の自己試験を行う自己試験回路を内蔵
し、前記自己試験回路は、自己試験に必要な入力パター
ンを生成して被試験回路に供給し、その出力パターンを
期待値と比較して試験の判定を行うように構成されると
ともに、試験の判定結果に基づいて電源を自動的に短絡
する電源短絡手段を有し、被試験回路の不良を電源電流
の変化により判別可能としている。
の処理を行う回路の自己試験を行う自己試験回路を内蔵
し、前記自己試験回路は、自己試験に必要な入力パター
ンを生成して被試験回路に供給し、その出力パターンを
期待値と比較して試験の判定を行うように構成されると
ともに、試験の判定結果に基づいて電源を自動的に短絡
する電源短絡手段を有し、被試験回路の不良を電源電流
の変化により判別可能としている。
本発明では、自己試験回路により、自己試験に必要な
入力パターンを生成して被試験回路に供給し、その出力
パターンを期待値と比較して試験の判定を行うととも
に、試験の判定結果に基づき不良のときは電源が自動的
に短絡される。
入力パターンを生成して被試験回路に供給し、その出力
パターンを期待値と比較して試験の判定を行うととも
に、試験の判定結果に基づき不良のときは電源が自動的
に短絡される。
したがって、被試験回路の不良が電源電流の変化によ
り判別可能となり、試験用の出力端子が不要で回路の特
性も悪化しない。
り判別可能となり、試験用の出力端子が不要で回路の特
性も悪化しない。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体装置の一実施例を示
す図である。
す図である。
まず、構成を説明する。第１図はLSI構成を示すブロ
ック図であり、この図において、従来と同一構成部分に
は同一符号を付している。本実施例では、出力圧縮回路
４以降の回路構成が従来と異なる。すなわち、出力圧縮
回路４の出力データは比較回路10に入力され、比較回路
10にはさらに出力期待値発生回路11からのデータ（期待
値）が入力される。比較回路10は出力圧縮回路４からの
圧縮データを期待値と比較し、その判定結果を電源短絡
回路12に出力する。電源短絡回路（電源短絡手段）12は
判定結果が不良に該当するとき所定の電源系統を短絡す
る。したがって、圧縮データが期待値と異なる場合（不
良のとき）は、デバイス内部の回路的な不良が電源短絡
の不良として検出可能となる。上記入力パターン生成回
路２、出力圧縮回路４、比較回路10、出力期待値発生回
路11および電源短絡回路12は全体として自己試験回路13
を構成する。また、被試験用回路３は内部セルとしての
被試験回路に相当する。
ック図であり、この図において、従来と同一構成部分に
は同一符号を付している。本実施例では、出力圧縮回路
４以降の回路構成が従来と異なる。すなわち、出力圧縮
回路４の出力データは比較回路10に入力され、比較回路
10にはさらに出力期待値発生回路11からのデータ（期待
値）が入力される。比較回路10は出力圧縮回路４からの
圧縮データを期待値と比較し、その判定結果を電源短絡
回路12に出力する。電源短絡回路（電源短絡手段）12は
判定結果が不良に該当するとき所定の電源系統を短絡す
る。したがって、圧縮データが期待値と異なる場合（不
良のとき）は、デバイス内部の回路的な不良が電源短絡
の不良として検出可能となる。上記入力パターン生成回
路２、出力圧縮回路４、比較回路10、出力期待値発生回
路11および電源短絡回路12は全体として自己試験回路13
を構成する。また、被試験用回路３は内部セルとしての
被試験回路に相当する。
第２図は上記ブロック図に対応する具体的回路を示す
図である。この図において、出力圧縮回路４はクロック
信号CKに同期して作動するＤ型のフリップフロップ21、
22と、エクスクルーシブオアゲート23、24と、４ビット
の16進カウンタ25と、スイッチ26、27とにより構成され
る。フリップフロップ21、22およびエクスクルーシブオ
アゲート23、24は一般的な線形フィードバックレジスタ
10（LFSR:Linear Feedback Shift Register）としての
機能を有し、被試験用回路３からのデータ出力のビット
数をｍとするとき（2m−１）個の周期を持つ２値系列の
データを発生する。カウンタ25はクロック信号CKに同期
してカウントアップし、QA〜QDからなる４ビット出力が
キャリーオーバするときキャリー信号COをスイッチ26、
27に出力して、キャリーオーバのタイミング毎にスイッ
チ26、27を閉じる。
図である。この図において、出力圧縮回路４はクロック
信号CKに同期して作動するＤ型のフリップフロップ21、
22と、エクスクルーシブオアゲート23、24と、４ビット
の16進カウンタ25と、スイッチ26、27とにより構成され
る。フリップフロップ21、22およびエクスクルーシブオ
アゲート23、24は一般的な線形フィードバックレジスタ
10（LFSR:Linear Feedback Shift Register）としての
機能を有し、被試験用回路３からのデータ出力のビット
数をｍとするとき（2m−１）個の周期を持つ２値系列の
データを発生する。カウンタ25はクロック信号CKに同期
してカウントアップし、QA〜QDからなる４ビット出力が
キャリーオーバするときキャリー信号COをスイッチ26、
27に出力して、キャリーオーバのタイミング毎にスイッ
チ26、27を閉じる。
比較回路10はエクスクルーシブオアゲート31、32と、
ナンドゲート33とにより構成され、エクスクルーシブオ
アゲート31、32の一方の入力端子にはそれぞれスイッチ
26、27からの出力データが入力され、他方の入力端子に
は所定の期待値を発生する期待値発生源11a、11bからの
データが入力される。エクスクルーシブオアゲート31、
32は入力データの一致／不一致を検出し、各エクスクル
ーシブオアゲート31、32の何れかが不一致を検出する
と、ナンドゲード33は“H"信号を電源短絡回路12に出力
する。電源短絡回路12はヒューズ34と、電源Vccを短絡
可能なNMOSトランジスタ35と、プルダウン抵抗36とによ
り構成され、“H"信号が入力すると、NMOSトランジスタ
35をオンして電源Vccを短絡する。
ナンドゲート33とにより構成され、エクスクルーシブオ
アゲート31、32の一方の入力端子にはそれぞれスイッチ
26、27からの出力データが入力され、他方の入力端子に
は所定の期待値を発生する期待値発生源11a、11bからの
データが入力される。エクスクルーシブオアゲート31、
32は入力データの一致／不一致を検出し、各エクスクル
ーシブオアゲート31、32の何れかが不一致を検出する
と、ナンドゲード33は“H"信号を電源短絡回路12に出力
する。電源短絡回路12はヒューズ34と、電源Vccを短絡
可能なNMOSトランジスタ35と、プルダウン抵抗36とによ
り構成され、“H"信号が入力すると、NMOSトランジスタ
35をオンして電源Vccを短絡する。
次に、作用を説明する。
試験の開始は従来と同様にして行い、被試験用回路３
からの出力データは出力圧縮回路４に取り込まれて圧縮
された後、エクスクルーシブオアゲート31、32に送られ
る。このとき、出力データが期待値（例えば“H"出力が
正常のときは“H"が期待値となる）と一致しているとき
には、エクスクルーシブオアゲート31、32の出力レベル
が“H"となってナンドゲート33は“L"信号を出力する。
このため、NMOSトランジスタ35はオフのままであり、電
源短絡は行われない。
からの出力データは出力圧縮回路４に取り込まれて圧縮
された後、エクスクルーシブオアゲート31、32に送られ
る。このとき、出力データが期待値（例えば“H"出力が
正常のときは“H"が期待値となる）と一致しているとき
には、エクスクルーシブオアゲート31、32の出力レベル
が“H"となってナンドゲート33は“L"信号を出力する。
このため、NMOSトランジスタ35はオフのままであり、電
源短絡は行われない。
一方、被試験用回路３の内部に異常があり、その出力
データが期待値と不一致のときは、エクスクルーシブオ
アゲート31、あるいはエクスクルーシブオアゲート32の
うち少なくとも１つの出力レベル“L"となる。これによ
り、ナンドゲート33が“H"信号を出力し、NMOSトランジ
スタ35がオンとなって電源短絡が行われる。
データが期待値と不一致のときは、エクスクルーシブオ
アゲート31、あるいはエクスクルーシブオアゲート32の
うち少なくとも１つの出力レベル“L"となる。これによ
り、ナンドゲート33が“H"信号を出力し、NMOSトランジ
スタ35がオンとなって電源短絡が行われる。
次に、従来例に対する効果を考察する。
（Ｉ）本実施例では、入力端子の他は通常の出力端子お
よび電源端子が設けられているのみであり、試験用のた
めの特別の出力端子は設けられていない。このような端
子配置状況の下で上記のような異常があると、電源端子
に流れる電源値が正常時よりも大きくなる。したがっ
て、外部からの単に電源端子に流れる電流値を汎用の測
定器で測定するのみで、異常の有無を知ることができ
る。その結果、回路動作に必要な端子数が何ら制限され
ず回路機能の充実を図ることができる。
よび電源端子が設けられているのみであり、試験用のた
めの特別の出力端子は設けられていない。このような端
子配置状況の下で上記のような異常があると、電源端子
に流れる電源値が正常時よりも大きくなる。したがっ
て、外部からの単に電源端子に流れる電流値を汎用の測
定器で測定するのみで、異常の有無を知ることができ
る。その結果、回路動作に必要な端子数が何ら制限され
ず回路機能の充実を図ることができる。
（II）また、試験用の端子と一般の端子とを共用する必
要がないから、回路の特性悪化を防止することができ
る。
要がないから、回路の特性悪化を防止することができ
る。
（III）試験のための回路構成が簡単であり、コストの
上昇を防ぐことができる。
上昇を防ぐことができる。
なお、上記異常の有無を判定した後に誤動作している
箇所を調査する必要があったり、あるいは試験が完了し
た場合がある。このようなとき、電源短絡回路12のヒュ
ーズ34を切断することにより電源短絡が解除され、通常
の電流値に復帰する。したがって、その後LSIを通常の
使用に供することができる。
箇所を調査する必要があったり、あるいは試験が完了し
た場合がある。このようなとき、電源短絡回路12のヒュ
ーズ34を切断することにより電源短絡が解除され、通常
の電流値に復帰する。したがって、その後LSIを通常の
使用に供することができる。
なお、当然のことではあるが、本発明は上記実施例に
限定されるものではなく、例えば線形フィードバックレ
ジスタの段数、期待値の数、電源短絡回路の構成につい
ては他は実施態様も可能なことは勿論である。
限定されるものではなく、例えば線形フィードバックレ
ジスタの段数、期待値の数、電源短絡回路の構成につい
ては他は実施態様も可能なことは勿論である。
本発明によれば、試験用の出力端子を設けることなく
自己試験の結果を判定することができ、回路の特性に影
響を与えず、しかも簡単な構成で安価に自己試験を行う
ことができる。
自己試験の結果を判定することができ、回路の特性に影
響を与えず、しかも簡単な構成で安価に自己試験を行う
ことができる。
第１、２図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はその自己試験を行う部分のブロック図、 第２図はその自己試験を行う部分の回路図、 第３図は従来の半導体装置の自己試験を行う部分のブロ
ック図である。 １……制御端子、 ２……入力パターン生成回路、 ３……被試験用回路（内部セル）、 ４……出力圧縮回路、 10……比較回路、 11……出力期待値発生回路、 12……電源短絡回路（電源短絡手段）、 13……自己試験回路。
図であり、 第１図はその自己試験を行う部分のブロック図、 第２図はその自己試験を行う部分の回路図、 第３図は従来の半導体装置の自己試験を行う部分のブロ
ック図である。 １……制御端子、 ２……入力パターン生成回路、 ３……被試験用回路（内部セル）、 ４……出力圧縮回路、 10……比較回路、 11……出力期待値発生回路、 12……電源短絡回路（電源短絡手段）、 13……自己試験回路。
Claims (1)
- 【請求項１】所定の処理を行う回路の自己試験を行う自
己試験回路を内蔵し、 前記自己試験回路は、自己試験に必要な入力パターンを
生成して被試験回路に供給し、その出力パターンを期待
値と比較して試験の判定を行うように構成されるととも
に、 試験の判定結果に基づいて電源を自動的に短絡する電源
短絡手段を有し、 被試験回路の不良を電源電流の変化により判別可能とし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108186A JP2588244B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108186A JP2588244B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01277782A JPH01277782A (ja) | 1989-11-08 |
| JP2588244B2 true JP2588244B2 (ja) | 1997-03-05 |
Family
ID=14478182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108186A Expired - Lifetime JP2588244B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588244B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09166646A (ja) | 1995-12-15 | 1997-06-24 | Nec Corp | 半導体装置 |
| JP4031954B2 (ja) | 2002-06-11 | 2008-01-09 | 富士通株式会社 | 集積回路の診断装置および診断方法 |
-
1988
- 1988-04-30 JP JP63108186A patent/JP2588244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01277782A (ja) | 1989-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6232511B2 (ja) | ||
| JPH0412854B2 (ja) | ||
| US7511509B2 (en) | Semiconductor device and test system which output fuse cut information sequentially | |
| Favalli et al. | Sensing circuit for on-line detection of delay faults | |
| JPH01502534A (ja) | ３―状態回路試験装置 | |
| JP2588244B2 (ja) | 半導体装置 | |
| KR100200481B1 (ko) | 테스트 회로 | |
| US4689791A (en) | Device for translating a test sequence to a burn-in sequence for a logic circuit and/or a digital circuit, a method for burn-in operation of a logic circuit and/or a digital circuit | |
| EP0151694B1 (en) | Logic circuit with built-in self-test function | |
| JPS59168995A (ja) | 記憶装置 | |
| US5815105A (en) | Analog-to-digital converter with writable result register | |
| US20020057546A1 (en) | Semiconductor integrated circuit device having pseudo-tuning function | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
| JP3043716B2 (ja) | 半導体装置のテスト結果判定回路及びテスト結果判定方法 | |
| JPS6044703B2 (ja) | 自己診断装置 | |
| JPH0621815A (ja) | 集積回路 | |
| JPH09159727A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH04285877A (ja) | Ｌｓｉのテスト回路 | |
| JPH07191096A (ja) | 試験装置 | |
| JPH0989995A (ja) | 集積回路装置 | |
| JPS6039186B2 (ja) | 半導体素子 | |
| JPH10325857A (ja) | Ｉｃテスタ | |
| JPH03180776A (ja) | 自己診断機能付論理回路 | |
| JPS62203324A (ja) | チツプ品名判別回路内蔵の集積回路 |