JPH0621815A

JPH0621815A - 集積回路

Info

Publication number: JPH0621815A
Application number: JP17693692A
Authority: JP
Inventors: Kouji Omika; 宏二五十殿
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】集積回路に内蔵したＤ／Ａ変換器およびＡ／
Ｄ変換器のテストを簡単に行なうことができるようにす
る。【構成】集積回路は、Ｄ／Ａ変換器１、Ａ／Ｄ変換器２
およびテスト回路３を内蔵している。切り替え回路４に
より、テスト回路３をテストモードとノーマルモードに
切り替える。テスト回路３は、テストモードに切り替え
られたときに、テストデータ生成回路５によってＤ／Ａ
変換器１にデジタルテストデータを入力し、Ｄ／Ａ変換
器１のアナログ出力をＡ／Ｄ変換器２に入力し、変換誤
差検出回路７によってＡ／Ｄ変換器２のデジタル出力と
Ｄ／Ａ変換器１のデジタル入力の間の誤差を求め、許容
値差分検出回路８でこの誤差を所定の誤差許容値と比較
することによって良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ｄ／Ａ変換器とＡ／
Ｄ変換器を内蔵した集積回路に関する。

【０００２】

【従来の技術】従来、集積回路に内蔵されたＤ／Ａ変換
器およびＡ／Ｄ変換器のテストは、次のように、個別に
行われていた。

【０００３】Ａ／Ｄ変換器の場合、Ａ／Ｄ変換器にアナ
ログ電圧入力を与えると同時に、デジタル系の論理回路
にも動作用テストパターンを印加して同期をとり、Ａ／
Ｄ変換器で変換されたデジタル出力をテスタと呼ばれる
テスト装置内部のメモリなどに蓄え、これをアナログ入
力電圧に対応するデジタルテストデータと比較して、結
果を判定する。

【０００４】Ｄ／Ａ変換器の場合、Ｄ／Ａ変換器にデジ
タル系テストパターンを与えると同時に、テスタでＤ／
Ａ変換器のアナログ出力電圧を測定し、これをテストパ
ターンに対応するアナログ電圧と比較して、結果を判定
する。

【０００５】

【発明が解決しようとする課題】従来のようにＡ／Ｄ変
換器のテストを行う場合、多くのテスタにはアナログ入
力を発生しながらかつデジタル系テストパターンの印加
を行える機能がないため、アナログ電圧発生後にテスト
パターンを印加するという動作の繰り返しを行う必要が
ある。このため、テスト数が増加するにつれてテスト時
間が増大し、また、テストパターンの作成量も増加す
る。

【０００６】また、Ｄ／Ａ変換器のテストにおいては、
Ａ／Ｄ変換器同様にデジタル系テストパターンに同期し
てアナログ出力値を測定する必要があるが、アナログ電
圧測定に関して、多くのテスタは実行速度が遅く、デジ
タル系テストパターンの発生と同期をとれないというよ
うな問題がある。

【０００７】このように、従来の集積回路では、実使用
レベルでのＤ／Ａ変換器およびＡ／Ｄ変換器のテストを
既存のテスタで行なうことは非常に困難であった。

【０００８】この発明の目的は、上記の問題を解決し、
内蔵されたＤ／Ａ変換器およびＡ／Ｄ変換器のテストを
簡単に行なうことができる集積回路を提供することにあ
る。

【０００９】

【課題を解決するための手段】この発明による集積回路
は、Ｄ／Ａ変換器とＡ／Ｄ変換器を内蔵した集積回路で
あって、テスト回路が内蔵されており、このテスト回路
が、テストモードとノーマルモードに切り替えられ、テ
ストモードに切り替えられたときに、Ｄ／Ａ変換器にデ
ジタルテストデータを入力し、Ｄ／Ａ変換器のアナログ
出力をＡ／Ｄ変換器に入力し、Ａ／Ｄ変換器のデジタル
出力とＤ／Ａ変換器のデジタル入力の間の誤差を求め、
この誤差を所定の誤差許容値と比較することによって良
否を判定するように構成されているものである。

【００１０】上記テスト回路が、テストモードに切り替
えられたときにＤ／Ａ変換器およびＡ／Ｄ変換器をテス
ト回路に接続しノーマルモードに切り替えられたときに
Ｄ／Ａ変換器およびＡ／Ｄ変換器をテスト回路から切り
離す切り替え回路、Ｄ／Ａ変換器に入力するデジタルテ
ストデータを生成するテストデータ生成回路、Ａ／Ｄ変
換器のデジタル出力とＤ／Ａ変換器のデジタル入力の間
の誤差を求める変換誤差検出回路、この誤差と誤差許容
値の差を求める許容値差分検出回路、ならびに誤差許容
値、テスト回路全体を制御するためのデータおよびテス
ト結果が書き込まれる制御レジスタを備えていることが
ある。

【００１１】

【作用】Ｄ／Ａ変換器とＡ／Ｄ変換器のそれぞれの機能
を同時に利用することで、集積回路のテスト用ボードに
周辺回路を実装することなく、既存のテスタを用いて、
短時間で簡単にかつ効率良くＤ／Ａ変換器およびＡ／Ｄ
変換器のテストを行うことができる。

【００１２】

【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。

【００１３】図１は、この発明による集積回路の主要部
を示している。

【００１４】集積回路には、システムクロックφ1 に同
期して動作するＤ／Ａ変換器(1) およびφ1 に同期して
動作するＡ／Ｄ変換器(2) が内蔵されている。また、こ
の集積回路は、テストモードとノーマルモード（通常の
使用状態）との切り替えができるようになっており、テ
ストを行うためのテスト回路(3) を内蔵している。テス
ト回路(3) は、切り替え回路(4) 、テストデータ生成回
路(5) 、８ビットデータラッチ回路(6) 、変換誤差検出
回路(7) 、許容値差分検出回路(8) 、２入力ＮＡＮＤゲ
ート(9) 、第１および第２の制御レジスタ(10)(11)およ
び遅延回路(12)を備えている。

【００１５】第１の制御レジスタ(10)の構成の１例が、
図２に示されている。この場合、第０ビットＤ00〜第３
ビットＤ03の４ビットは誤差許容値データ、第４ビット
Ｄ04はストップフラグ、第５ビットＤ05は誤差符号、第
６ビットＤ06はテスト結果、第７ビットＤ07はスタート
ビットとして使用されている。第０ビットＤ00〜第３ビ
ットＤ03には、良否の判定基準となる誤差の大きさが誤
差許容値データとして予め外部から格納されるようにな
っている。第４ビットＤ04のストップフラグは、エラー
が発生した時点でテストをストップする場合は、“１”
（Ｈ(High)レベルまたはオンともいう）に、エラーが発
生してもテストをストップしない場合は“０”（Ｌ(Lo
w) レベルまたはオフともいう）に予め外部からセット
されるようになっている。第５ビットＤ05の誤差符号は
後述する変換誤差が正の場合は“１”に、負の場合は
“０”にセットされる。第６ビットＤ06のテスト結果
は、エラーが生じなかった正常の場合は“０”に、エラ
ーが生じた異常の場合は“１”にセットされる。第７ビ
ットＤ07のスタートビットは、テストを開始するときに
“１”にセットされ、それ以外のときは“０”にセット
されている。

【００１６】第２の制御レジスタ(11)の構成の１例が、
図３に示されている。この場合、第０ビットＤ10〜第３
ビットＤ13の４ビットが許容値差分データとして使用さ
れ、第４ビットＤ14〜第７ビットＤ17の４ビットは使用
されていない。第０ビットＤ10〜第３ビットＤ13には、
後述するように許容値差分検出回路(8) で検出された許
容値差分（＝誤差許容値−変換誤差）がセットされる。

【００１７】図１において、切り替え回路(4) は、テス
トモードに切り替えられたときに２つの変換器(1)(2)を
テスト回路(3) に接続し、ノーマルモードに切り替えら
れたときに２つの変換器(1)(2)をテスト回路(3) から切
り離すものである。切り替え回路(4) には、第１、第２
および第３のＮチャネルＦＥＴ（電界効果トランジス
タ）(13)(14)(15)、第１および第２のＡＮＤゲート(16)
(17)ならびにＲＳフリップフロップ(18)が設けられてい
る。第１のＦＥＴ(13)はＤ／Ａ変換器(1) の出力端子(1
9)とＡ／Ｄ変換器(2) の入力端子(20)の間に設けられ、
このＦＥＴ(13)がオンになったときにＤ／Ａ変換器(1)
の出力信号ａ1 がＡ／Ｄ変換器(2) に入力するようにな
っている。第１のＦＥＴ(13)のゲートに、第１のＡＮＤ
ゲート(16)の出力信号ａ2 が入力する。第１のＡＮＤゲ
ート(16)の一方の入力端子に、フリップフロップ(18)の
Ｑ端子（出力端子）出力信号ａ3 が入力する。フリップ
フロップ(18)のＳ端子（セット端子）に、第１の制御レ
ジスタ(10)のＤ07（スタートビット）からの信号ａ4 が
入力する。第２のＡＮＤゲート(17)の出力信号ａ5 がフ
リップフロップ(18)のＲ端子（リセット端子）に入力
し、このＡＮＤゲート(17)の一方の入力端子にラッチパ
ルスφ3 が入力し、他方の入力端子（反転入力端子）が
テストデータ生成回路(5) に接続されている。第２のＦ
ＥＴ(14)はテストデータ生成回路(5) とＤ／Ａ変換器
(1) の間に設けられ、第３のＦＥＴ(15)はＡ／Ｄ変換器
(2) とデータラッチ回路(6) の間に設けられている。そ
して、第２のＦＥＴ(14)がオンになったときにテストデ
ータ生成回路(5) の出力Ａ1 がＤ／Ａ変換器(1) に入力
し、第３のＦＥＴ(15)がオンになったときにＡ／Ｄ変換
器(2)の出力Ａ2 がデータラッチ回路(6) に入力するよ
うになっている。第１のＡＮＤゲート(16)の他方の入力
端子ならびに第２および第３のＦＥＴ(14)(15)のゲート
に、それぞれテスト信号TST が入力する。TST は、テス
トモード時には“１”に、ノーマルモード時には“０”
にセットされる。

【００１８】テストデータ生成回路(5) は、Ｄ／Ａ変換
器(1) に入力するデジタルテストデータを生成するもの
である。テストデータ生成回路(5) には、８ビットバイ
ナリカウンタ(21)、８入力ＮＡＮＤゲート(22)、ＯＲゲ
ート(23)および第３のＡＮＤゲート(24)が設けられてい
る。カウンタ(21)の８ビットの出力Ａ1 がテストデータ
生成回路(5) の出力となっており、前記のように、これ
が切り替え回路(4) の第２のＦＥＴ(14)を介してＤ／Ａ
変換器の８ビットの入力端子に入力する。なお、カウン
タ(21)の出力Ａ1 は、図１には１ビット分だけを示して
いるが、８ビットパラレルで第２のＦＥＴ(14)を介して
Ｄ／Ａ変換器(1) に入力するようになっている。また、
カウンタ(21)の８ビットの出力Ａ1 は、ＮＡＮＤゲート
(22)の８つの入力端子に入力する。ＮＡＮＤゲート(22)
の出力信号ａ6 は、ＯＲゲート(23)の一方の入力端子と
前記第２のＡＮＤゲート(17)の反転入力端子に入力す
る。ＯＲゲート(23)の他方の入力端子には、第１の制御
レジスタ(10)のＤ07（スタートビット）からの信号ａ4
が入力する。ＯＲゲート(23)の出力信号ａ7 は、第３の
ＡＮＤゲート(24)の一方の入力端子と遅延回路(12)に入
力する。第４のＡＮＤゲート(24)の他方の入力端子には
システムクロックφ2 が入力し、このＡＮＤゲート(24)
の出力信号ａ8 がカウンタ(21)の入力端子に入力する。

【００１９】データラッチ回路(6) は、切り替え回路
(4) の第３のＦＥＴ(15)を通して送られてくるＡ／Ｄ変
換器(2) の出力Ａ2 をφ3 に基づいてラッチし、これを
変換誤差検出回路(7) に送るものである。なお、Ａ／Ｄ
変換器(2) からデータラッチ回路(6) へのデータの伝送
も、８ビットパラレルで行われる。

【００２０】変換誤差検出回路(7) は、Ｄ／Ａ変換器
(1) の入力であるカウンタ(21)の出力Ａ1 と、Ａ／Ｄ変
換器(2) の出力Ａ2 との間の誤差（変換誤差）を求める
ものであり、８ビット加算器(25)を備えている。加算器
(25)の一方の入力端子には、カウンタ(21)の出力Ａ1 が
入力する。加算器(25)の他方の入力端子には、減算を行
うため、Ａ／Ｄ変換器(2) の出力Ａ2 の反転信号である
データラッチ回路(6) のＸＱ端子（反転出力端子）の出
力Ａ3 が入力する。なお、カウンタ(21)およびデータラ
ッチ回路(6) から加算器(25)へのデータの伝送も、８ビ
ットパラレルで行われる。加算器(25)のキャリ入力端子
には、減算のため、キャリ入力信号ａ9 として“１”が
入力し、キャリ出力端子からのキャリ出力信号ａ10が許
容値差分検出回路(8) および第１の制御レジスタ(10)の
Ｄ05（誤差符号）に入力する。また、加算器(25)の出力
Ａ4 は、許容値差分検出回路(8) に入力する。

【００２１】許容値差分検出回路(8) は、誤差許容値と
変換誤差の差分を求めて、良否を判定するものである。
許容値差分検出回路(8) には、８ビットセレクタ(26)お
よび４ビット加算器(27)が設けられている。セレクタ(2
6)は、変換誤差検出回路(7)の８ビット加算器(25)の出
力Ａ4 の正負の符号に応じて、この出力Ａ4 の下位４ビ
ットをそのままあるいは反転して４ビット加算器(27)に
送るものである。８ビット加算器(25)の出力Ａ4 がセレ
クタ(26)の入力端子および反転入力端子にそれぞれ入力
し、８ビット加算器(25)のキャリ出力信号ａ10がセレク
タ(26)に入力する。セレクタ(26)の４ビットの出力Ｂ1
および第１の制御レジスタ(10)のＤ00〜Ｄ03の誤差許容
値データＢ2 が４ビット加算器(27)の２つのデータ入力
端子にそれぞれ入力する。４ビット加算器(27)の４ビッ
トの出力Ｂ3 が、第２の制御レジスタ(11)のＤ10〜Ｄ13
（許容値差分データ）に入力する。４ビット加算器(27)
のキャリ入力端子に８ビット加算器(25)のキャリ出力信
号ａ10が入力し、４ビット加算器(27)のキャリ出力信号
ａ11が第１の制御レジスタ(10)のＤ06（テスト結果）お
よび２入力ＮＡＮＤゲート(9) の一方の入力端子にそれ
ぞれ反転して入力する。２入力ＮＡＮＤゲート(9) の他
方の入力端子には第１の制御レジスタ(10)のＤ04（スト
ップフラグ）からの信号ａ12が入力し、このＮＡＮＤゲ
ート(9) の出力信号ａ13がカウンタ(21)のセット端子に
入力する。

【００２２】ノーマルモード時には、TST が“０”にセ
ットされている。これにより、第２および第３のＦＥＴ
(14)(15)がオフになり、また、第１のＡＮＤゲート(16)
の出力が“０”になるため、第１のＦＥＴ(13)もオフに
なっている。このため、Ｄ／Ａ変換器(1) およびＡ／Ｄ
変換器(2) が互いに切り離されるとともに、テスト回路
(3) から切り離され、制御バス、データバスを介してノ
ーマルモード動作が行われる。

【００２３】テストモード時には、TST が“１”にセッ
トされる。そして、第１の制御レジスタ(10)にデータを
書き込み、そのＤ07（スタートビット）を一定時間
“１”にすることにより、次のように、自動的にテスト
が行われる。

【００２４】TST が“１”にセットされることにより、
第２および第３のＦＥＴ(14)(15)がオンになり、Ｄ／Ａ
変換器(1) およびＡ／Ｄ変換器(2) がテスト回路(3) に
接続される。このような状態で、第１の制御レジスタ(1
0)のＤ07（スタートビット）を“１”にすると、テスト
データ生成回路(5) のＯＲゲート(23)および切り替え回
路(4) のフリップフロップ(18)のＳ端子に入力する信号
ａ4 が“１”になる。フリップフロップ(18)のＳ端子が
“１”になることにより、その出力信号ａ3 が“１”に
なって、第１のＦＥＴ(13)がオンになり、Ｄ／Ａ変換器
(1) の出力端子(19)とＡ／Ｄ変換器(2) の入力端子(20)
が接続される。

【００２５】一方、ＯＲゲート(23)入力する信号ａ4 が
“１”になることにより、ＯＲゲート(23)の出力信号ａ
7 が“１”になり、クロックφ2 が第３のＡＮＤゲート
(24)を通してカウンタ(21)に供給される。このとき、カ
ウンタ(21)のセット端子に入力する信号ａ13が“１”に
なっており、カウンタ(21)は、信号ａ13が“１”になっ
ている状態で、ＡＮＤゲート(24)を通して供給されるク
ロックφ2 をカウントし、１ずつカウントアップする。
カウンタ(21)は、８ビットがすべて“０”である“０
０”(H) （１６進数）の状態からカウントを開始し、次
のように、８ビットがすべて“１”である“ＦＦ”(H)
の状態でカウントアップが停止する。カウンタ(21)がカ
ウントを開始すると、信号ａ4 は“０”になるが、カウ
ンタ(21)の出力Ａ1 が“ＦＦ”(H) になるまでは、８入
力ＮＡＮＤゲート(22)の少なくとも１つの入力が“０”
であり、ＯＲゲート(23)に入力するＮＡＮＤゲート(22)
の出力信号ａ６は“１”である。このため、ＯＲゲート
(23)の出力信号ａ7 も“１”のままであり、φ2 が第３
のＡＮＤゲート(24)を通してカウンタ(21)に供給され、
カウントアップが続けられる。カウンタ(21)の出力Ａ1
が“ＦＦ”(H) になると、ＮＡＮＤゲート(22)の入力が
すべて“１”になって、その出力信号ａ6 が“０”にな
る。このため、ＯＲゲート(23)の出力信号ａ7 がすべて
“０”になり、φ2 が第３のＡＮＤゲート(24)を通して
カウンタ(21)に供給されなくなるため、カウントアップ
が停止する。また、後述するように、カウンタ(21)のセ
ット端子に入力する信号ａ13が“０”になったときに
も、出力Ａ1 が“ＦＦ”(H) になってカウンタ(21)がカ
ウントアップを停止する。

【００２６】カウンタ(21)のデジタル出力Ａ1 は８ビッ
トパラレルでＤ／Ａ変換器(1) に入力され、Ｄ／Ａ変換
器(1) はこの８ビットデータをアナログ値に変換する。
このようにＤ／Ａ変換されたアナログ信号ａ1 は、オン
になっている第１のＦＥＴ(13)を通してＡ／Ｄ変換器
(2) に入力される。Ａ／Ｄ変換器(2) はＤ／Ａ変換器
(1) から供給されたアナログ値をデジタルデータに変換
し、その８ビットの出力Ａ2 がφ3 のタイミングでデー
タラッチ回路(6) に取り込まれる。データラッチ回路
(6) に取り込まれたデジタルデータは出力Ａ3 として８
ビット加算器(25)に送られ、カウンタ(21)の出力Ａ1 と
Ａ／Ｄ変換器(2) の出力Ａ2 の間の変換誤差（＝Ａ1 −
Ａ2 ）が演算される。８ビット加算器(6) での演算結果
が正であればキャリ出力信号ａ10は“１”になり、負で
あれば“０”になる。このキャリ出力信号ａ10は演算結
果として第１の制御レジスタ(10)のＤ05にロードされ、
自己テスト結果とともに解析情報として蓄えられる。８
ビット加算器(25)の演算結果が正の場合すなわちキャリ
出力信号ａ10が“１”の場合、セレクタ(26)は８ビット
加算器(25)の出力Ａ4 の下位４ビットの反転信号を出力
Ｂ1 として４ビット加算器(27)に出力する。８ビット加
算器(25)の演算結果が負の場合すなわちキャリ出力信号
ａ10が“０”の場合、セレクタ(26)は８ビット加算器(2
5)の出力Ａ4 の下位４ビットをそのまま出力Ｂ1 として
４ビット加算器(27)に出力する。このようにすることに
より、４ビット加算器(27)で、第１の制御レジスタ(10)
のＤ00〜Ｄ03にセットされた誤差許容値データＢ2 と誤
差検出回路(7) の出力Ａ4 である変位誤差の下位４ビッ
トの絶対値との差分が演算され、その出力Ｂ3 が第２の
制御レジスタ(11)のＤ10〜Ｄ13に許容値差分データとし
てロードされ、解析用データとして保持される。また、
４ビット加算器(27)のキャリ出力信号ａ11が反転されて
第１の制御レジスタ(10)のＤ06にテスト結果としてロー
ドされる。出力Ｂ1 が誤差許容値データＢ2 以下の場
合、テスト結果は正常である。この場合、４ビット加算
器(27)の演算結果が正になって、そのキャリ出力信号ａ
11が“１”になり、これを反転した“０”が第１の制御
レジスタ(10)のＤ06にロードされる。出力Ｂ1 が誤差許
容値データＢ2 より大きい場合、テスト結果は異常であ
る。この場合、４ビット加算器(27)の演算結果が負にな
って、そのキャリ出力信号ａ11が“０”になり、これを
反転した“１”が第１の制御レジスタ(10)のＤ06にロー
ドされる。

【００２７】上記のようなＤ／Ａ変換器(1) によるＤ／
Ａ変換、Ａ／Ｄ変換器(2) によるＡ／Ｄ変換、変換誤差
検出回路(7) による変換誤差の演算および許容値差分検
出回路(8) による許容値差分の演算は、カウンタ(21)が
１カウントアップするたびに行われ、そのたびに、変換
誤差の符号が第１の制御レジスタ(10)のＤ05に誤差符号
として格納され、許容値差分が第２の制御レジスタ(11)
のＤ10〜Ｄ13に許容値差分データとして格納されるとと
もに、その符号が第１の制御レジスタ(10)のＤ06にテス
ト結果として格納される。そして、自己テストを行うだ
けであれば、第１の制御レジスタ(10)のＤ06（テスト結
果）を観測するだけで、エラーが発生したかどうかがわ
かる。

【００２８】テストを行うときに第１の制御レジスタ(1
0)のＤ04（ストップフラグ）を“１”に設定していた場
合、テスト結果が正常である間すなわち第１の制御レジ
スタ(10)のＤ06が“０”である間は、上記のカウントア
ップ、変換および演算の動作が続けられ、テスト結果が
異常になった時点すなわち第１の制御レジスタ(10)のＤ
06が“１”になった時点でテストが終了する。第１の制
御レジスタ(10)のＤ04が“１”になっていると、２入力
ＮＡＮＤゲート(9) に入力する信号ａ12が“１”になっ
ている。信号ａ12がオンになっていても、テスト結果が
正常である間は、ＮＡＮＤゲート(9) の反転入力端子に
入力する信号ａ11が“１”になって、これを反転したＮ
ＡＮＤゲート(9) の入力信号は“０”になり、ＮＡＮＤ
ゲート(9) の出力信号ａ13は“１”に保持される。この
ため、カウンタ(21)のセット端子の入力は“１”のまま
であり、カウンタ(21)はカウントアップを継続し、テス
トが続けられる。テスト結果が異常になると、ＮＡＮＤ
ゲート(9) の反転入力端子に入力する信号ａ11が“０”
になって、これを反転したＮＡＮＤゲート(9) の入力信
号が“１”になり、もう一方の入力信号ａ12が“１”に
なっていることによって、ＮＡＮＤゲート(9) の出力信
号ａ13は“０”になる。このため、カウンタ(21)のセッ
ト端子の入力が“０”になり、カウンタ(21)が“ＦＦ”
(H) にセットされる。カウンタ(21)が“ＦＦ”(H) にセ
ットされると、前記のように、８入力ＮＡＮＤゲート(2
2)の出力信号ａ6 が“０”になって、カウントアップが
停止する。一方、ＮＡＮＤゲート(22)の出力信号ａ6 が
“０”になることにより、これを反転した第２のＡＮＤ
ゲート(17)の入力信号が“１”になり、このＡＮＤゲー
ト(17)にラッチパルスφ3 が入力した時点で、その出力
信号ａ5 が“１”になる。この信号ａ5 はフリップフロ
ップ(18)のＲ端子に入力しているため、これが“１”に
なることによって、フリップフロップ(18)のＱ端子出力
信号ａ2 が“０”になり、第１のＦＥＴ(13)がオフにな
る。これにより、Ｄ／Ａ変換器(1) とＡ／Ｄ変換器(2)
が切り離され、テストが終了する。テスト結果が異常に
ならない場合、カウンタ(21)の出力Ａ1 が“ＦＦ”(H)
になるまで、テストが行われ、カウンタ(21)の出力Ａ1
が“ＦＦ”(H) になった時点で、上記同様、カウントア
ップが停止して、テストが終了する。

【００２９】第１の制御レジスタ(10)のＤ04を“０”に
設定していた場合、２入力ＮＡＮＤゲート(9) に入力す
る信号ａ12が“０”になるため、テスト結果の正常・異
常を表わす信号ａ11すなわち第１の制御レジスタ(10)の
Ｄ06の内容に関係なく、ＮＡＮＤゲート(9) の出力信号
ａ13すなわちカウンタ(21)のセット端子の入力信号が
“１”に保持される。このため、テスト結果が異常にな
っても、テストを終了せず、カウンタ(21)の出力Ａ1 が
“ＦＦ”(H) になるまでテストが続けられる。なお、第
１の制御レジスタ(10)のＤ04を“０”に設定するこのモ
ードは、自己テストを完全に独立して行わずに、変換結
果をモニタしながら動作させるときに使用される。

【００３０】

【発明の効果】この発明の集積回路によれば、上述のよ
うに、集積回路内部に組み込まれたＤ／Ａ変換器とＡ／
Ｄ変換器の周辺に少しの回路を付加するだけで、高精度
のアナログ信号を入出力することなく、しかも制御レジ
スタの簡単な初期設定を行うだけで、既存のテスタを用
いて、短時間で簡単にかつ効率良くＤ／Ａ変換器および
Ａ／Ｄ変換器のテストを行うことができる。

【図面の簡単な説明】

【図１】この発明の実施例を示す集積回路の主要部の回
路図である。

【図２】第１の制御レジスタの構成の１例を示す説明図
である。

【図３】第２の制御レジスタの構成の１例を示す説明図
である。

【符号の説明】

(1) Ｄ／Ａ変換器 (2) Ａ／Ｄ変換器 (3) テスト回路 (4) 切り替え回路 (5) テストデータ生成回路 (7) 変換誤差検出回路 (8) 許容値差分検出回路 (10)(11) 制御レジスタ

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ｍ 8427−4Ｍ

Claims

【特許請求の範囲】

【請求項１】Ｄ／Ａ変換器とＡ／Ｄ変換器を内蔵した集
積回路であって、テスト回路が内蔵されており、このテ
スト回路が、テストモードとノーマルモードに切り替え
られ、テストモードに切り替えられたときに、Ｄ／Ａ変
換器にデジタルテストデータを入力し、Ｄ／Ａ変換器の
アナログ出力をＡ／Ｄ変換器に入力し、Ａ／Ｄ変換器の
デジタル出力とＤ／Ａ変換器のデジタル入力の間の誤差
を求め、この誤差を所定の誤差許容値と比較することに
よって良否を判定するように構成されている集積回路。
【請求項２】上記テスト回路が、テストモードに切り替
えられたときにＤ／Ａ変換器およびＡ／Ｄ変換器をテス
ト回路に接続しノーマルモードに切り替えられたときに
Ｄ／Ａ変換器およびＡ／Ｄ変換器をテスト回路から切り
離す切り替え回路、Ｄ／Ａ変換器に入力するデジタルテ
ストデータを生成するテストデータ生成回路、Ａ／Ｄ変
換器のデジタル出力とＤ／Ａ変換器のデジタル入力の間
の誤差を求める変換誤差検出回路、この誤差と誤差許容
値の差を求める許容値差分検出回路、ならびに誤差許容
値、テスト回路全体を制御するためのデータおよびテス
ト結果が書き込まれる制御レジスタを備えている請求項
１の集積回路。