JP2002090426A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】ＰＰＳの最大適用されるチャンネル数に柔軟に
対応可能で、メモリを適用せずに実現可能なＤＵＴ電源
用の過電流検出装置を備える半導体試験装置を提供す
る。 【解決手段】スキャン用比較情報を順次繰り返し発生
し、ＤＵＴ使用情報と一致したときにＰＰＳがチャンネ
ル一致信号を出力するＤＵＴ使用情報スキャン手段を具
備し、複数チャンネルのＰＰＳへチャンネルスキャン情
報を発生して順次繰り返しスキャンし、チャンネルスキ
ャン情報に基づいて一致したＰＰＳチャンネルは過電流
検出手段が検出した過電流検出信号を出力するＰＰＳチ
ャンネルスキャン手段を具備し、順次所定にスキャンし
てシリアルデータとして得られる過電流検出信号とスキ
ャン用比較情報とを順次シリアルに受けて、個々のスキ
ャン用比較情報毎に全ＰＰＳチャンネルを一巡スキャン
するＰＰＳ一巡スキャン期間の単位毎において、チャン
ネル一致信号を出力するＰＰＳの全てにおいて過電流検
出信号が検出されたときのみ、過電流として検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験デバイス
（ＤＵＴ）の電源用ＩＣピンへ所定の定電圧を供給する
ＤＵＴ用電源装置を複数チャンネル備える半導体試験装
置に関する。特に、各電源装置が発生する出力電圧の過
電流異常を検出して警報する警報装置を当該電源装置に
備える半導体試験装置に関する。

【０００２】

【従来の技術】半導体試験装置のＤＵＴ電源装置ＰＰＳ
は、ＤＵＴに対応して多様な電源電圧（例えば１ｖ〜８
ｖ）で、且つ電流容量（例えば数ミリＡ〜数十Ａ）を備
えている必要がある。この為、出力電圧を可変とするプ
ログラマブル電源装置としている。更に、１台のＰＰＳ
では電流容量が不足の場合には並列接続して並列運転可
能としている。ＰＰＳの台数（チャンネル数）として
は、システム構成にもよるが、例えば３２チャンネルの
多数を備えている。

【０００３】図１は半導体試験装置の概念構成図であ
る。この要部構成要素は、ＤＵＴ電源装置（ＰＰＳ）５
０と、警報制御部７０と、タイミング発生器ＴＧと、パ
ターン発生器ＰＧと、波形整形器ＦＣと、ピンエレクト
ロニクスと、論理比較器ＤＣと、フェイル・メモリＦＭ
とを備える構成例である。尚、半導体試験装置は公知で
あり技術的に良く知られている為、本願に係る要部を除
き、その他の信号や構成要素、及びその詳細説明につい
ては省略する。

【０００４】ＰＰＳ５０は、複数ｎチャンネル備えるプ
ログラマブル電源装置であって、複数のＤＵＴに対して
所定の電源電圧をパフォーマンスボードＰＢを介して供
給する。ここでは、ｎチャンネル数として３２チャンネ
ルとした具体例とし、各チャンネルをＰＰＳ１、ＰＰＳ
２、…、ＰＰＳｎと呼称して以下説明する。尚、ＤＵＴ
とＰＰＳとの間は数メートルの長いケーブルで接続さ
れ、数アンペア以上もの負荷電流の変動や、線路による
電圧ドロップの影響を無くする為に、負荷電流供給用の
フォース線と、ＤＵＴ端の電圧検出用のセンス線とを適
用してＤＵＴの電源電圧が所定の電圧となるように帰還
制御しながら電源を供給する方式となっている。尚、Ｄ
ＵＴの電源端にはバイパス用のコンデンサが接続され
て、ＤＵＴ端における高周波インピーダンスを所定の低
インピーダンスにしている。

【０００５】本願に係る警報制御部７０は、各ＰＰＳの
何れかで許容限度以上の過電流が発生したかを検出する
装置である。ここで、各ＰＰＳは設定された出力電圧に
対して過電流とならないように保護する為に、各ＰＰＳ
の出力端には電流クランプ回路を備えている。この電流
クランプ回路が作動した場合に、これをクランプ・アラ
ーム信号として受けて、所定に処理して判定した後、ア
ラーム出力する。前記アラーム出力信号は、制御ＣＰＵ
へ割込通知される。但し、複数チャンネルを並列接続し
て運用する場合には、並列接続されている当該ＰＰＳの
全てにおいてクランプ・アラーム信号が検出された場合
のみ、アラーム出力するように判断処理を行う条件とす
る。

【０００６】次に、警報制御部７０の動作について、図
２の３２台のＰＰＳと警報制御部７０との内部構成を参
照しながら更に説明する。また、１ビット幅のバスと、
チャンネルセレクタ部６とを備えている。ここで、同時
測定するＤＵＴの個数は４個の場合とし、ＰＰＳの台数
は３２台の場合と仮定して説明する。

【０００７】先ず、ＰＰＳの内部構成の原理構成を説明
する。本願に係るＰＰＳの１チャンネルの原理構成要素
は、電圧発生器１と、アラーム検出器２と、読出しゲー
トＧ２２と、ＶＳレジスタ３と、ＤＵＴレジスタ４とを
備える。

【０００８】電圧発生器１は、ＶＳレジスタ３で選択指
定された電圧設定データを受けて、対応する所定の電源
電圧Ｖ１を発生する。半導体試験装置の機種にもよる
が、出力可能な電圧は例えば±８ｖで、±２アンペアの
容量が備えられ、この電圧発生器が１枚のボードに複数
チャンネル実装されている。ここで、ＤＵＴが最大電源
電流として４アンペアを消費するものと仮定すると、他
方の、電圧発生器１の電流容量は、２アンペア／ｃｈと
仮定しているので、ＰＰＳ１とＰＰＳ３とがパフォーマ
ンスボード上で並列接続されて、２台の並列運転されて
いる具体例と仮定する。

【０００９】電流クランプ回路（図示ない）は、負荷電
流の過渡応答等に伴い、所定電流以上の過電流が生じた
場合に、過電流をクランプする。アラーム検出器２は、
前記電流クランプ回路にクランプ作動状態を検出する検
出器を備え、これが過電流を検出した信号をクランプ・
アラーム信号（過電流検出信号）２ｓとして各ＰＰＳか
ら出力できる。

【００１０】読出しゲートＧ２２は、１ビット幅のトラ
イステート・ドライバであって、チャンネルセレクタ部
６からのイネーブル信号６ｓが有効のときに、上記クラ
ンプ・アラーム信号２ｓを１ビット幅のバスへ出力す
る。

【００１１】ＶＳレジスタ３は、例えば１６種類の電圧
設定データＶＳ１、ＶＳ２、…、ＶＳ１６が格納されて
いる設定データ記憶装置（図示ない）を備えていると仮
定したとき、これに対して４ビットのＶＳ選択信号を供
給し、これにより読み出された電圧設定データが上記電
圧発生器１へ供給される。ＤＵＴレジスタ４は、当該Ｐ
ＰＳが、どのＤＵＴに割り付けられているかを示す情報
を格納しているレジスタである。従って、並列接続され
ているＰＰＳ１と、ＰＰＳ３とは同一ＤＵＴ番号がセッ
トされている。

【００１２】次に、警報制御部７０の内部構成の原理構
成を説明する。本願に係る警報制御部の原理構成要素
は、シリパラ変換器７２と、アドレスカウンタ７３と、
メモリ７４と、ＡＮＤゲート部７５と、比較器７６と、
ＯＲゲート７７と、ＡＮＤゲート７８と、スキャンカウ
ンタ７とを備える。

【００１３】クロックＣＫａは、例えば０．１μ秒周期
の連続するクロックである。また、クロックＣＫｂは、
前記クロックＣＫａを１／３２した例えば３．２μ秒周
期の連続するクロックである。シリパラ変換器７２は、
例えばｎ＝３２ビットのシフトレジスタであって、上記
１ビット幅のバスからの信号を反転して受けてクロック
ＣＫａにより３２クロック単位に３２ビットパラレルに
変換された出力を検出パラレルデータ７２ｓとして出力
する。

【００１４】アドレスカウンタ７３は６ビット幅のカウ
ンタであって、クロックＣＫｂにより順次カウントアッ
プしていき、得られる６ビット幅の出力信号をメモリ７
４のアドレス入力端へ供給する。メモリ７４は、例えば
データ幅が３２ビットで６４ワードの比較条件を格納す
るメモリである。比較条件は、ＤＵＴ個数とＶＳ種類の
組み合わせである。メモリ容量は、前記比較条件であ
る、ＤＵＴ個数×ＶＳ種類数のメモリ容量を備える。例
えば、ＤＵＴ個数が４個で、ＶＳ種類数が１６点と仮定
すると、４×１６＝６４ワードを少なくとも備える必要
がある。そして、上記アドレスカウンタ７３に基づくア
ドレスの内容を読み出して３２ビットの使用チャンネル
情報７４ｓとして出力する。尚、各ＤＵＴの使用チャン
ネル情報７４ｓは、予め、制御ＣＰＵから書き込んで格
納しておく。尚、ＶＳ種類とＤＵＴ個数の全組み合わせ
をスキャンする一巡時間は、０．１μ秒×３２チャンネ
ル×６４ワード≒２０４μ秒で行われ、クランプ・アラ
ーム信号２ｓが実用的に検出されている。

【００１５】ＡＮＤゲート部７５は、２入力型ＡＮＤゲ
ートを３２個備えていて、上記３２ビットの検出パラレ
ルデータ７２ｓを一方の入力端に受けて、上記３２ビッ
トの使用チャンネル情報７４ｓを他方の入力端に受け
て、対応するビット同士を論理積した結果の３２ビット
のフィルタ後データ７５ｓを出力する。

【００１６】比較器７６は、３２ビット幅のコンパレー
タであって、上記３２ビットのフィルタ後データ７５ｓ
を一方の入力端に受けて、上記３２ビットの使用チャン
ネル情報７４ｓを他方の入力端に受けて、対応するビッ
ト同士の全てが一致したときに、１ビットの一致信号７
６ｓを出力する。

【００１７】ＡＮＤゲート７８は、２入力型ＡＮＤゲー
トであって、上記３２ビットのフィルタ後データ７５ｓ
を３２ビット入力のＯＲゲート７７で論理ＯＲした結
果、”１”が存在するときに、上記一致信号７６ｓをア
ラーム出力７８ｓとしてパルス出力する。スキャンカウ
ンタ７は、３２チャンネルのＰＰＳの読出しゲートＧ２
２を順番にイネーブルにする為の５ビット幅のスキャン
コードデータ７ｓを発生するものである。チャンネルセ
レクタ部６は、５ビット入力３２ビット出力のデコーダ
であって、上記スキャンコードデータ７ｓを受けて、各
ＰＰＳへデコードした３２ビットのイネーブル信号６ｓ
を対応するＰＰＳへ供給する。

【００１８】上記構成の警報制御部７０によれば、当該
ＤＵＴが並列接続して使用しているＰＰＳ１とＰＰＳ３
の両者において、上記クランプ・アラーム信号２ｓが検
出されたときに、過電流異常と判断されて適正にアラー
ム出力７８ｓがパルス出力できる。

【００１９】次に、図３を参照して上記動作の２例を説
明する。図３の前提条件としては、メモリ７４の比較条
件としては、４個のＤＵＴ１、ＤＵＴ２、ＤＵＴ３、Ｄ
ＵＴ４の中で、ＤＵＴ１を対象とし、また、１６種類の
ＶＳの中でＶＳ１を対象としたスキャン動作の例を示し
ている。前記に対応するメモリ７４の使用チャンネル情
報７４ｓは図３Ｂ、図３Ｇに示すように、”101000〜00
0”が予め格納されているものとする。図３における横
軸の数値１〜３２は３２チャンネル備えるＰＰＳのチャ
ンネル番号ＰＰＳ１、ＰＰＳ２、…、ＰＰＳ３２を示
す。そしてＤＵＴ１への電源供給は、図３Ａ、図３Ｆの
黒丸に示すように、ＰＰＳ１とＰＰＳ３との２台が並列
接続して並列運転している。

【００２０】第１例である図３（ａ）では、ＰＰＳ１と
ＰＰＳ３の両方でクランプ・アラーム信号２ｓが検出さ
れた場合である。この場合には、アラーム出力する必要
がある。この動作を説明する。図３Ｃの検出パラレルデ
ータ７２ｓは、上述したように、ＰＰＳ１からＰＰＳ３
２迄をシリアルに順次スキャンしていき、これをシリパ
ラ変換器７２で３２ビットパラレルに変換した結果であ
る。ここではＰＰＳ４で不要な”１”が存在するものと
する。図３Ｄのフィルタ後データ７５ｓは、図３Ｂの使
用チャンネル情報７４ｓと、図３Ｃの検出パラレルデー
タ７２ｓの対応する各ビットを論理積した結果である。
この結果、無用なＰＰＳ４が”０”にフィルタされる。

【００２１】図３Ｅの一致信号７６ｓは、図３Ｂの使用
チャンネル情報７４ｓと、図３Ｄのフィルタ後データ７
５ｓの対応する各ビットの一致比較した結果である。こ
の場合には、両者の３２ビットは全一致しているの
で、”１”のアラーム検出となる。この結果、ＤＵＴ１
が並列運転で使用中のＰＰＳ１とＰＰＳ３の両電源が同
時に検出されたので、アラーム出力７８ｓとしてパルス
出力されることとなる。

【００２２】第２例である図３（ｂ）では、一方のＰＰ
Ｓ１のみでクランプ・アラーム信号２ｓが検出された場
合である。この場合には、アラーム出力させないように
する必要がある。この動作を説明する。図３Ｈの検出パ
ラレルデータ７２ｓでは、ＰＰＳ１が”１”で、ＰＰＳ
３が”０”として検出される。尚、ＰＰＳ４でも不要
な”１”が存在するものとする。図３Ｊのフィルタ後デ
ータ７５ｓは、上記同様に、図３Ｇの使用チャンネル情
報７４ｓと、図３Ｈの検出パラレルデータ７２ｓの対応
する各ビットを論理積した結果、無用なＰＰＳ４が”
０”にフィルタされる。

【００２３】図３Ｋの一致信号７６ｓは、上記同様に、
図３Ｇの使用チャンネル情報７４ｓと、図３Ｊのフィル
タ後データ７５ｓの対応する各ビットの比較の結果、両
者の３２ビットは不一致であるので、”０”のアラーム
検出なしとなる。この結果、ＤＵＴ１が並列運転で使用
中のＰＰＳ１とＰＰＳ３の両電源が同時に検出されなか
ったので、アラーム出力されないこととなる。このよう
な瞬間的な挙動は、負荷電流の過渡的な応答に伴い希に
存在し、前記無用なアラーム出力が適正に除去されてい
る。

【００２４】ところで、上述図２の警報制御部７０で
は、検出パラレルデータ７２ｓや使用チャンネル情報７
４ｓのデータのビット幅が、ＰＰＳのチャンネル数に対
応して増加する難点がある。即ち、ＰＰＳのチャンネル
数に対応してシリパラ変換器７２でパラレルに変換して
比較する手法で行っている。例えば、３２チャンネルが
６４チャンネルに倍増した場合、データのビット幅が６
４ビットとなってくる。また、現在のＰＰＳの台数が少
数でも、後日に追加オプションで装備される最大増設チ
ャンネル数に対応したビット幅の警報制御部７０を備え
ておく必要性がある。これに伴い、多ビット幅のメモリ
デバイスを使用する必要があり、好ましくない。また、
警報制御部７０を多ビット幅のメモリを内蔵してＬＳＩ
化することは、高価になる難点がある。また、最大増設
するＰＰＳのチャンネル数が警報制御部７０により制限
されてしまうことにも成りかねない。

【００２５】

【発明が解決しようとする課題】上述説明したように従
来技術においては、ＰＰＳの最大適用されるチャンネル
数に対応してシリパラ変換器７２でパラレルに変換し、
これに基づいて比較判定する手法で行っている。この
為、ＰＰＳの最大適用チャンネル数に比例してビット幅
が大きくなる難点がある。また、多ビット幅のメモリデ
バイスを使用する必要があり、並列処理に伴う回路規模
の増大を招き、ＬＳＩ化には不向きである。これらの観
点から、従来技術においては実用上の難点がある。そこ
で、本発明が解決しようとする課題は、ＰＰＳの最大適
用されるチャンネル数に柔軟に対応可能で、メモリを適
用せずに実現可能なＤＵＴ電源用の過電流検出装置を備
える半導体試験装置を提供することである。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、ＤＵＴ用電源装置ＰＰＳを所定複数チャンネル備
え、且つ、上記ＰＰＳの個々に過電流を検出する過電流
検出手段（例えばアラーム検出器２）を備える半導体試
験装置において、各ＰＰＳ毎に特定のＤＵＴへ電源を供
給していることを示すＤＵＴ使用情報（例えばＤＵＴレ
ジスタ４とＶＳレジスタ３）を各ＰＰＳに対応して備
え、複数チャンネルのＰＰＳが備える上記ＤＵＴ使用情
報の設定値とスキャン条件との一致を検出する為に、ス
キャン用比較情報（例えば比較条件信号８ｓ）を順次繰
り返し発生し、上記ＤＵＴ使用情報と一致したときに当
該ＰＰＳがチャンネル一致信号５ｓを出力するＤＵＴ使
用情報スキャン手段を具備し、複数チャンネルのＰＰＳ
へチャンネルスキャン情報（例えばスキャンコードデー
タ７ｓ）を発生して順次繰り返しスキャンし、前記チャ
ンネルスキャン情報に基づいて一致した当該ＰＰＳチャ
ンネルは当該過電流検出手段が検出した過電流検出信号
２ｓを出力するＰＰＳチャンネルスキャン手段を具備
し、順次所定にスキャンしてシリアルデータとして得ら
れる上記過電流検出信号２ｓと上記スキャン用比較情報
（例えば比較条件信号８ｓ）とを順次シリアルに受け
て、個々のスキャン用比較情報（例えば比較条件信号８
ｓ）毎に全ＰＰＳチャンネルを一巡スキャンするＰＰＳ
一巡スキャン期間の単位毎において、上記チャンネル一
致信号５ｓを出力する当該ＰＰＳ（例えば１チャンネル
のＰＰＳ、若しくは並列接続されている所定複数チャン
ネルのＰＰＳ）の全てにおいて過電流検出信号２ｓが検
出されたときのみ、過電流として検出判定してシステム
へ警報通知する過電流判定手段を具備し、以上を具備す
ることを特徴とする半導体試験装置である。上記発明に
よれば、ＰＰＳの最大適用されるチャンネル数に柔軟に
対応可能で、シリアル形態でアラーム判定を実現可能な
ＤＵＴ電源用の過電流検出装置を備える半導体試験装置
が実現できる。

【００２７】第４図と第５図は、本発明に係る解決手段
を示している。また、１個若しくは所定複数個の被試験
デバイス（ＤＵＴ）へ電源を供給するＤＵＴ用電源装置
ＰＰＳを所定複数チャンネル備え、ＤＵＴの負荷電流に
対応して所定複数台のＰＰＳを並列接続して並列運転が
可能なＰＰＳを備え、且つ、上記ＰＰＳの個々に過電流
を検出する過電流検出手段（例えばアラーム検出器２）
を備え、個々の上記過電流検出手段に基づきＤＵＴへ流
れる負荷電流が過電流となったことを検出してシステム
に警報通知する手段（例えば警報制御部７０）を備える
半導体試験装置において、各ＰＰＳ毎に特定のＤＵＴへ
電源を供給していることを示すＤＵＴ使用情報（例えば
ＤＵＴレジスタ４とＶＳレジスタ３）を各ＰＰＳに対応
して備え、複数チャンネルのＰＰＳが備える上記ＤＵＴ
使用情報の設定値とスキャン条件との一致を検出する為
に、スキャン用比較情報（例えば比較条件信号８ｓ）を
順次繰り返し発生し、上記ＤＵＴ使用情報と一致したと
きに当該ＰＰＳがチャンネル一致信号５ｓを出力するＤ
ＵＴ使用情報スキャン手段（例えば比較カウンタ８とＤ
ＵＴレジスタ４とＶＳレジスタ３と比較器５と読出しゲ
ートＧ２３）を具備し、複数チャンネルのＰＰＳへチャ
ンネルスキャン情報（例えばスキャンコードデータ７
ｓ）を発生して順次繰り返しスキャンし、前記チャンネ
ルスキャン情報に基づいて一致した当該ＰＰＳチャンネ
ルは当該過電流検出手段が検出した過電流検出信号２ｓ
を出力するＰＰＳチャンネルスキャン手段（例えばスキ
ャンカウンタ７とチャンネルセレクタ部６とアラーム検
出器２と読出しゲートＧ２２）を具備し、順次所定にス
キャンしてシリアルデータとして得られる上記過電流検
出信号２ｓと上記スキャン用比較情報（例えば比較条件
信号８ｓ）とを順次シリアルに受けて、個々のスキャン
用比較情報（例えば比較条件信号８ｓ）毎に全ＰＰＳチ
ャンネルを一巡スキャンするＰＰＳ一巡スキャン期間の
単位毎において、上記チャンネル一致信号５ｓを出力す
る当該ＰＰＳ（例えばＰＰＳ１とＰＰＳ３の２チャンネ
ルのＰＰＳ）の全てにおいて過電流検出信号２ｓが検出
されたときのみ、過電流として検出判定してシステムへ
警報通知する過電流判定手段を具備し、以上を具備し
て、シリアル形態でアラーム判定を実現可能とすること
を特徴とする半導体試験装置がある。

【００２８】また、上述ＤＵＴ使用情報スキャン手段の
一態様としては、比較カウンタ８とＤＵＴレジスタ４と
ＶＳレジスタ３と比較器５と、チャンネル一致信号５ｓ
を警報制御部７０ｂへ出力する読出しゲートＧ２３とを
備える構成である、ことを特徴とする上述半導体試験装
置がある。

【００２９】また、上述ＰＰＳチャンネルスキャン手段
の一態様としては、スキャンカウンタ７とチャンネルセ
レクタ部６とアラーム検出器２と、過電流検出信号２ｓ
を警報制御部７０ｂへ出力する 読出しゲートＧ２２と
を備える構成である、ことを特徴とする上述半導体試験
装置がある。

【００３０】また、上述ＤＵＴ使用情報の一態様として
は、ＤＵＴ番号を指定するＤＵＴレジスタ４と、ＰＰＳ
の出力電圧を選択指定するＶＳレジスタ３とに設定され
る所定ビット長のデータを適用する、ことを特徴とする
上述半導体試験装置がある。第６図は、本発明に係る解
決手段を示している。また、上述ＤＵＴ使用情報の一態
様としては、ＤＵＴ番号を指定するＤＵＴレジスタ４
と、ＰＰＳの出力電圧を選択指定するＶＳレジスタ３と
に相当する使用チャンネル情報読出手段８０を、警報制
御部７０ｃ内へ所定ｎチャンネル備える構成である、こ
とを特徴とする上述半導体試験装置がある。

【００３１】また、上述スキャン用比較情報の一態様と
しては、警報制御部７０ｂに備える比較カウンタ８から
各ＰＰＳへ供給する比較条件信号８ｓである、ことを特
徴とする上述半導体試験装置がある。

【００３２】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。

【００３３】本発明では、従来におけるメモリへ格納し
ていた３２ビットパラレルの使用チャンネル情報の代わ
りに、各ＰＰＳをシリアルにスキャンする都度、当該Ｐ
ＰＳから１ビットの使用チャンネル情報を読み出す回路
手段を備える。更に、各ＰＰＳをシリアルにスキャンす
る都度、当該ＰＰＳチャンネルのクランプ・アラームと
１ビットの使用チャンネル情報とに基づきアラームの判
定処理をし、且つ、この動作をＰＰＳチャンネルの全体
に渡って順次シリアルに判定処理するシリアル判定処理
手段を備えることにより、シリアル形態で全ＰＰＳチャ
ンネル単位に判定処理を可能としている。

【００３４】本発明について、図４と図５とを参照して
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。

【００３５】要部構成は、図４に示すように、警報制御
部７０ｂと、所定複数チャンネルのＰＰＳと、２ビット
幅のバスと、チャンネルセレクタ部６とを備えている。
ここで、従来と同様に、同時測定するＤＵＴの個数は４
個の場合とし、ＰＰＳの台数は３２台の場合と仮定して
説明する。

【００３６】先ず、ＰＰＳの内部構成を説明する。本願
に係るＰＰＳの１チャンネルの原理構成要素は、図４に
示すように、電圧発生器１と、アラーム検出器２と、読
出しゲートＧ２２、Ｇ２３と、ＶＳレジスタ３と、ＤＵ
Ｔレジスタ４と、比較器５とを備える。尚、１ビットの
使用チャンネル情報を読み出す回路手段の要部は、各Ｐ
ＰＳ内の比較器５と読出しゲートＧ２３と、追加した１
ビットの読出し用のバスである。

【００３７】比較器５は６ビットデータ幅の比較器であ
って、ＶＳレジスタとＤＵＴレジスタとが一致する比較
条件のときにチャンネル一致信号５ｓを出力する。即
ち、警報制御部７０ｂからの６ビット幅の比較用コード
値８ｓをｂ入力端に受けて、ＶＳレジスタ３からの４ビ
ットのコード値３ｓと、ＤＵＴレジスタからの２ビット
のコード値４ｓとの６ビット幅のコード値をａ入力端に
受けて、両者を比較し、対応するビットの全てが一致し
たときチャンネル一致信号５ｓを出力する。これは１ビ
ットの使用チャンネル情報である。

【００３８】読出しゲートＧ２３はトライステート・ド
ライバであって、当該ＰＰＳチャンネルが比較条件に該
当するチャンネルであることを示す信号を、追加した１
ビットのバスへ出力する。即ち、チャンネルセレクタ部
６からの当該チャンネルに対するイネーブル信号６ｓが
有効のときに、上記チャンネル一致信号５ｓをバスへ出
力する。

【００３９】次に、警報制御部７０ｂの内部構成を説明
する。本願に係る警報制御部７０ｂの原理構成要素は、
図４に示すように、比較カウンタ８と、スキャンカウン
タ７と、カウンタ制御部９とを備える。尚、これら要素
によるアラーム判定処理がシリアル判定処理手段であ
る。

【００４０】比較カウンタ８は、６ビット幅のカウンタ
であって、３２チャンネルの全ＰＰＳへ比較条件となる
６ビット幅の比較条件信号８ｓを供給する。比較条件の
種類数としてはＶＳレジスタの４ビットと、ＤＵＴレジ
スタの２ビットから成る６ビット幅の、６４種類であ
る。この動作は、カウンタ制御部９からのクロックＣＫ
ｂを受けた都度、＋１カウントし、クリア信号９ｃ１を
受けたときに”０”にクリアする。そして、６ビットの
カウント終了のときには比較終了信号８ｅをカウンタ制
御部９へ供給する。

【００４１】スキャンカウンタ７は、３２チャンネルの
全ＰＰＳを順次スキャンする５ビット幅のカウンタであ
って、この出力であるスキャンコードデータ７ｓをチャ
ンネルセレクタ部６へ供給する。この動作は、カウンタ
制御部９からのクロックＣＫａを受けた都度、＋１カウ
ントし、クリア信号９ｃ２を受けたときに”０”にクリ
アする。そして、５ビットのカウント終了のときにはス
キャン終了信号７ｅをカウンタ制御部９へ供給する。チ
ャンネルセレクタ部６では、上記スキャンコードデータ
７ｓを受けて、３２ビットのイネーブル信号６ｓにデコ
ードした後、３２チャンネルの全ＰＰＳの対応するＰＰ
Ｓへイネーブル信号６ｓとして供給する。

【００４２】カウンタ制御部９は、同一ＤＵＴに並列接
続されているＰＰＳを調べ、当該ＰＰＳの全てでクラン
プ・アラーム信号２ｓが検出される場合のみアラーム出
力９ｓとしてパルス出力する。この為に、比較条件の種
類毎に全ＰＰＳをスキャンし、使用チャンネルにおける
クランプ・アラーム信号２ｓの有無を保持する一時ラッ
チ１０を内部に備えている。そして、スキャンの最後ま
でクランプ・アラーム信号２ｓが保持されていれば、ア
ラーム出力９ｓがパルス出力される。

【００４３】次に、図５のフローチャートを参照して、
シリアル判定処理手段であるスキャン動作と、アラーム
出力の動作について説明する。ステップ１０は、クリア
信号９ｃ１、９ｃ２を発生して、スキャンカウンタと、
比較カウンタとを”０”にクリアして初期状態にセット
する。ステップ１２は、スキャンカウンタ７からのスキ
ャン終了信号７ｅが有ればステップ３０へ進み、無けれ
ばステップ１４へ進む。これにより、３２チャンネル単
位にＰＰＳがスキャンされる。ステップ１４は、比較カ
ウンタ８からの比較終了信号８ｅが有ればステップ１０
へ進んで最初から開始し、無ければステップ１６へ進
む。これにより、比較カウンタ８によってＶＳレジスタ
とＤＵＴレジスタの全ての組み合わせを単位として巡回
動作する。

【００４４】ステップ１６は、スキャンカウンタ７に基
づき、チャンネルセレクタ部６で選択されたＰＰＳチャ
ンネルから、クランプ・アラーム信号２ｓとチャンネル
一致信号５ｓとを読み出してカウンタ制御部９が受け
る。ステップ１８は、読み出したチャンネル一致信号５
ｓが有ればステップ２０へ進み、無ければステップ２８
へ進む。ステップ２８は、スキャンカウンタ７にカウン
ト用のクロックＣＫａを供給して＋１カウントした後、
ステップ１２へ進む。

【００４５】ステップ２０は、読み出したクランプ・ア
ラーム信号２ｓが有ればステップ２２へ進み、無ければ
ステップ２４へ進む。ステップ２２は、クランプ・アラ
ーム信号２ｓを検出したので一時ラッチ１０をセットし
てステップ２８へ進む。ステップ２４は、無条件に一時
ラッチ１０をクリアした後、ステップ２６へ進む。ステ
ップ２６はスキャンカウンタ７へクリア信号９ｃ２を供
給して”０”にクリアし、比較カウンタ８へカウント用
のクロックＣＫｂを供給して＋１カウントした後、ステ
ップ１２へ進む。これにより、スキャン途中の１つのＰ
ＰＳにおいてクランプ・アラーム信号２ｓが無かったこ
とが検出されたので、スキャンカウンタ７による以後の
無用なスキャン動作を中断させて、次の比較カウンタ８
の比較条件に進めることができる。

【００４６】ステップ３０は、全ＰＰＳのスキャンが終
了したので、アラーム出力すべきかの判断を行う。即
ち、一時ラッチ１０が有ればステップ３２へ進み、無け
ればステップ２４へ進む。ステップ３２は、アラーム出
力９ｓをパルス出力した後、ステップ２４へ進む。これ
によれば、比較カウンタ８による比較条件単位に全ＰＰ
Ｓがスキャンされて、前記スキャン結果で使用されてい
る１つのＰＰＳ、若しくは並列接続で使用されている全
てのＰＰＳ、においてクランプ・アラーム信号２ｓが検
出されたこととなり、適正なるアラーム出力がされるこ
ととなる。

【００４７】上述した図５のフローチャートの動作とな
るように、カウンタ制御部９は制御動作を行う。尚、こ
この具体例では、比較カウンタ８が一巡する為には６ビ
ットであるからして６４回のクロックＣＫｂが発生され
る。また、スキャンカウンタ７の一巡はＰＰＳが３２チ
ャンネルであるので３２回のクロックＣＫａが発生され
て一巡する。従って、全体の一巡時間は、クロックＣＫ
ａの周期を０．１μ秒と仮定すれば、最大でも０．１μ
秒×３２回×６４回≒２０４μ秒で一巡でき、クランプ
・アラーム信号２ｓが実用的に検出される。

【００４８】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、１ビットの使用チャンネル情報を読み出す
回路手段として、比較器５と読出しゲートＧ２３とを各
ＰＰＳ側へ備える具体例で示したが、所望により、図６
に示すように、警報制御部７０ｃ内へこれに相当するｎ
チャンネルの回路を備え、更に、各ＰＰＳで備えている
ＶＳレジスタ３とＤＵＴレジスタ４と同一のものを警報
制御部７０ｃ内へｎチャンネル備える構成の使用チャン
ネル情報読出手段８０を適用しても良く、上述同様に動
作できる。

【００４９】また、所望により、前記図６に示すｎチャ
ンネル備える使用チャンネル情報読出手段８０を、図７
の使用チャンネル情報読出手段８０ｂの内部構成に示す
ように、ｎチャンネルのＶＳレジスタ３とＤＵＴレジス
タ４とを、３２ワード×６ビット幅容量のメモリ８２に
置き換え、これに対応して比較器５を１つ備えて実現す
る構成手段としても良く、上記図６と同様にして動作で
きる。

【００５０】また、上述実施例では、全ての要素を回路
で実現していたが、処理時間が数百マイクロ秒程度で実
用的に適用できる場合には、所望により、プログラム制
御可能なマイクロコントローラやＣＰＵやＤＳＰに置き
換えて実現する構成手段としても良い。

【００５１】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、各ＰＰＳから１ビットの使用チャンネル情
報を読み出す回路手段を備えることにより、各ＰＰＳの
クランプ・アラーム信号を順次スキャンするクロックの
都度、同時並行して当該ＰＰＳチャンネルのアラームの
判定処理が可能となり、更に、この判定結果を保持して
順次累積処理することにより、最終的なアラーム出力が
得られる。この結果、全ＰＰＳチャンネル単位にパラレ
ル変換してから判定処理する必要性が解消される利点が
得られる。また、本発明では１ビットでシリアルに逐次
処理される方式であり、スキャンカウンタ７のビット幅
を、例えば５ビットのところを８ビットに予め多くして
備えておくことは容易である。従って、将来のＰＰＳチ
ャンネル数の増設にも容易に対応可能となる利点が得ら
れる。また、従来のように、メモリを備えて、使用チャ
ンネル情報としてＰＰＳチャンネルに対応する多ビット
幅のマスク用、比較用のデータとして備える必要性が無
くなる利点が得られる。このことは従来のように、ＰＰ
Ｓのチャンネル数に対応するメモリのビット幅を備える
必要が無くなるので、ＰＰＳのチャンネル数の増加に対
して容易に構成可能となる利点が得られることとなる。

【図面の簡単な説明】

【図１】半導体試験装置の本願に係る概念構成図。

【図２】従来の、複数チャンネルのＤＵＴ用電源装置
（ＰＰＳ）に、過電流異常を検出して警報する警報装置
を備える原理構成図。

【図３】アラーム判定処理の動作例を説明する動作表。

【図４】本発明の、複数チャンネルのＤＵＴ用電源装置
（ＰＰＳ）に、過電流異常を検出して警報する警報装置
を備える原理構成図。

【図５】図４の動作を説明するフローチャート。

【図６】本発明の、使用チャンネル情報読出手段を警報
制御部側へ備える場合の構成例。

【図７】本発明の、使用チャンネル情報読出手段を警報
制御部側へ備える場合の他の構成例の要部。

【符号の説明】

ＤＵＴ 被試験デバイス １ 電圧発生器 ２ アラーム検出器 ３ ＶＳレジスタ ４ ＤＵＴレジスタ ５，７６ 比較器 ６ チャンネルセレクタ部 ７ スキャンカウンタ ８ 比較カウンタ ９ カウンタ制御部 １０ 一時ラッチ Ｇ２２，Ｇ２３ ゲート ５０ ＤＵＴ電源装置（ＰＰＳ） ７０，７０ｂ，７０ｃ 警報制御部 ７２ シリパラ変換器 ７３ アドレスカウンタ ７４，８２ メモリ ７５ ＡＮＤゲート部 ７７ ＯＲゲート ７８ ＡＮＤゲート ８０，８０ｂ 使用チャンネル情報読出手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＤＵＴ用電源装置ＰＰＳを所定複数チ
   ャンネル備え、且つ、該ＰＰＳの個々に過電流を検出す
   る過電流検出手段を備える半導体試験装置において、 各ＰＰＳ毎に特定のＤＵＴへ電源を供給していることを
   示すＤＵＴ使用情報を各ＰＰＳに対応して備え、 複数チャンネルのＰＰＳが備える該ＤＵＴ使用情報の設
   定値とスキャン条件との一致を検出する為に、スキャン
   用比較情報を順次繰り返し発生し、該ＤＵＴ使用情報と
   一致したときに当該ＰＰＳがチャンネル一致信号を出力
   するＤＵＴ使用情報スキャン手段と、 複数チャンネルのＰＰＳへチャンネルスキャン情報を発
   生して順次繰り返しスキャンし、前記チャンネルスキャ
   ン情報に基づいて一致した当該ＰＰＳチャンネルは当該
   過電流検出手段が検出した過電流検出信号を出力するＰ
   ＰＳチャンネルスキャン手段と、 順次所定にスキャンしてシリアルデータとして得られる
   該過電流検出信号と該スキャン用比較情報とを順次シリ
   アルに受けて、個々のスキャン用比較情報毎に全ＰＰＳ
   チャンネルを一巡スキャンするＰＰＳ一巡スキャン期間
   の単位毎において、該チャンネル一致信号を出力する当
   該ＰＰＳの全てにおいて過電流検出信号が検出されたと
   きのみ、過電流として検出判定してシステムへ警報通知
   する過電流判定手段と、 を具備することを特徴とする半導体試験装置。
2. 【請求項２】 １個若しくは所定複数個の被試験デバイ
   ス（ＤＵＴ）へ電源を供給するＤＵＴ用電源装置ＰＰＳ
   を所定複数チャンネル備え、該ＤＵＴの負荷電流に対応
   して所定複数台の該ＰＰＳを並列接続して並列運転が可
   能なＰＰＳを備え、 且つ、該ＰＰＳの個々に過電流を検出する過電流検出手
   段を備え、 個々の該過電流検出手段に基づきＤＵＴへ流れる負荷電
   流が過電流となったことを検出してシステムに警報通知
   する手段を備える半導体試験装置において、 各ＰＰＳ毎に特定のＤＵＴへ電源を供給していることを
   示すＤＵＴ使用情報を各ＰＰＳに対応して備え、 複数チャンネルのＰＰＳが備える該ＤＵＴ使用情報の設
   定値とスキャン条件との一致を検出する為に、スキャン
   用比較情報を順次繰り返し発生し、該ＤＵＴ使用情報と
   一致したときに当該ＰＰＳがチャンネル一致信号を出力
   するＤＵＴ使用情報スキャン手段と、 複数チャンネルのＰＰＳへチャンネルスキャン情報を発
   生して順次繰り返しスキャンし、前記チャンネルスキャ
   ン情報に基づいて一致した当該ＰＰＳチャンネルは当該
   過電流検出手段が検出した過電流検出信号を出力するＰ
   ＰＳチャンネルスキャン手段と、 順次所定にスキャンしてシリアルデータとして得られる
   該過電流検出信号と該スキャン用比較情報とを順次シリ
   アルに受けて、個々のスキャン用比較情報毎に全ＰＰＳ
   チャンネルを一巡スキャンするＰＰＳ一巡スキャン期間
   の単位毎において、該チャンネル一致信号を出力する当
   該ＰＰＳの全てにおいて過電流検出信号が検出されたと
   きのみ、過電流として検出判定してシステムへ警報通知
   する過電流判定手段と、 を具備して、シリアル形態でアラーム判定を実現可能と
   することを特徴とする半導体試験装置。
3. 【請求項３】 ＤＵＴ使用情報スキャン手段は、比較カ
   ウンタとＤＵＴレジスタとＶＳレジスタと比較器と、チ
   ャンネル一致信号を警報制御部へ出力する読出しゲート
   とを備える構成である、ことを特徴とする請求項１、２
   記載の半導体試験装置。
4. 【請求項４】 ＰＰＳチャンネルスキャン手段は、スキ
   ャンカウンタとチャンネルセレクタ部とアラーム検出器
   と、過電流検出信号を警報制御部へ出力する読出しゲー
   トとを備える構成である、ことを特徴とする請求項１、
   ２記載の半導体試験装置。