KR20010020427A - 단일 패스 이중 모드의 집적회로 테스터 - Google Patents

Abstract

입력되는 벡터 시퀀스에 응답하여 각각이 테스트 중인 장치(device under test: DUT)(11)의 개별 단자에서 일련의 동작을 수행하는 핀 전자 회로(20)의 집합을 포함하는 집적회로 테스터(10)에 관한 것이다. 상기 동작은 상기 DUT 단자에 테스트 신호를 보내고 상기 단자에서 DUT 출력 신호의 상태를 조사하는 것을 포함한다. 각각의 핀 전자회로는 정규 및 이중 모드 중 어느 하나의 모드에서 동작될 수 있다. 상기 테스트는 일련의 테스트 사이클 집합(set)으로 구성된다. 정규 모드에서 동작되는 핀 전자회로는 각각의 입력 벡터가 상기 테스트 사이클의 한 사이클 동안에 실행될 동작을 나타내는 것으로 해석하고, 이중 모드로 동작하는 상기 핀 전자회로는 각각의 입력 벡터가 두 개의 연속적인 테스트 사이클 동안에 실행될 동작을 나타내는 것으로 해석한다.

Description

단일 패스 이중 모드의 집적회로 테스터 {SINGLE PASS DOUBLET MODE INTEGRATED CIRCUIT TESTER}

집적회로 테스터(tester)는, 테스트를 하기 위한 디지털 집적회로 장치(device under test: DUT)의 입력 단자에, 테스트 신호를 전송하고, 상기 테스트 신호에 응답하여 상기 DUT가 발생시키는 출력 신호의 논리 상태를 판단한다. 일반적인 집적회로 테스터는 한 세트의 노드(a set of nodes)를 포함하고 있으며, 이러한 노드는 상기 DUT 출력 단자에 각각 대응된다. 각각의 노드는 핀 전자회로(pin electronics circuit)를 포함하고 있어서, 상기 DUT 단자에 테스트 신호를 전송하거나 그 DUT 단자에서 발생되는 DUT 출력 신호의 상태를 알아낸다. 하나의 테스트 과정은 연속적인 테스트 사이클 집합(set)으로 형성되는데, 각 테스트 사이클의 시작 단계에서, 상기 핀 전자회로의 각각은 입력 벡터(input vector)를 제공받는다. 여기서 ‘벡터’는 상기 테스트 사이클 동안에 상기 핀 전자회로가 수행해야 할 동작 및 그 동작을 수행해야할 시점이 지정된 코드를 운반하는 하나의 데이터 워드(data word)이다. 또한, 상기 테스터 노드의 각각은 테스트 중 상기 핀 전자회로에 제공될 벡터 세트를 저장하기 위한 랜덤 액세스 메모리(random access memory)를 포함하고 있다. 각각의 테스트 사이클의 시작 전에, 중앙 시퀀서(central sequencer)는 또한 모든 노드의 벡터 메모리에 동시에 어드레스를 보낸다. 각각의 테스터 노드의 벡터 메모리는 수신된 상기 어드레스에 저장된 벡터를 판독하여 테스트 사이클의 시작 단계에서 국부 핀 전자회로에 상기 벡터를 전송한다.

그리하여, 상기 벡터 메모리에 저장된 벡터 및, 테스트 동안에 상기 시퀀서가 벡터 메모리의 벡터를 판독하여 상기 핀 전자회로에 공급하는 순서에 의해 테스트가 정의된다. 많은 집적회로 테스터에서, 상기 핀 전자회로가 그들에 입력되는 벡터를 읽고 응답하는 방식들도 또한 프로그래밍 가능하다. 하나의 벡터는 테스트 사이클 동안에 핀 전자회로의 작업을 지정하는 한정된 수의 비트를 포함한다. 한 벡터가 가지는 다양한 비트는 한정된 의미를 가진다. 예를 들면, 전형적인 8-비트 벡터에서, “구동 인에이블(drive enable)” 비트는 상기 핀 전자회로의 테스트 신호 출력이 인에이블 되는지를 표시한다. “구동(drive)”비트가 인에이블되면 이는 테스트 동안에 상기 테스트 신호가 구동되어야 할 상태를 표시한다. 두 개의 “비교(compare)”비트는 테스트 사이클 동안 상기 DUT 출력 신호에 대한 기대값을 한번에 또는 두번 만에 정의해 준다. 나머지 네 개의“타임셋(timeset)”비트는 통상적으로 핀 전자회로가 사이클 동안에 사용하는 구동 또는 비교 타이밍 포맷을 정의한다. 핀 전자회로가 테스트 신호를 생성할 때, 상기 타임셋 비트는 사이클 동안에 테스트 신호가 구동 비트에 의해 표시되는 상태로 구동 되어야 할 하나 이상의 횟수를 표시하며, 신호가 그 반대의 상태로 구동 되어야 할 횟수를 표시한다. 타임셋 비트는 또한 핀 전자회로가 DUT 출력 신호의 현재 상태를 확인하는 상기 사이클 동안에 시간 또는 윈도우 주기를 나타낼 수 있다.

일반적으로, 핀 전자회로는 다양한 범위의 테스트 신호 구동 및 비교 포맷을 실행할 수 있어서 상기 4-비트 타임셋 데이터는 개별 벡터값을 각각의 가능한 패턴에 항구적으로 할당할 충분한 식별값을 갖지 않는다. 한 벡터의 타임셋 데이터 부분의 사이즈를 증가시켜 각각의 가능한 포맷이 영구적으로 할당된 타임셋 값을 갖게 할 수 있다. 그러나, 타임셋 데이터 부분의 사이즈 증가는 벡터 메모리의 사이즈의 증가를 수반한다. 다행하게도, 모든 집적회로 테스트가 같은 구동 및 비교 포맷을 사용하지 않지만, 집적회로 테스트는 일반적으로 넓은 범위의 구동 또는 샘플링 패턴을 요구하지는 않는다. 핀 전자회로는 프로그래밍이 가능하므로 핀 전자회로가 각각의 4-비트 타임셋 데이터의 값에 응답하여 수행하는 특정 구동 또는 비교 포맷은 테스팅되는 특정 IC에 적합하도록 선택되어진다.

그러므로, 하나의 테스트는 벡터 메모리에 저장된 벡터 및 주 시퀀서(master sequencer)가 벡터 메모리의 벡터를 판독하여 핀 전자회로에 공급하는 순서뿐만 아니라, 핀 전자회로가 상기 벡터를 해석하고 응답하도록 프로그래밍된 방식에 의해서도 정의된다.

벡터 메모리들은 집적회로 테스터의 비용의 중요한 부분이고, 벡터 메모리 액세스 스피드는 집적회로 테스터의 스피드를 증가시키는데 있어서 장애 요인이었다. (즉, 최저 테스트 사이클 주기를 감소시키는 것) 개별적인 벡터 메모리가 검사되고 있는 집적회로의 각각의 핀에서 요구되어지고, 근래의 집적회로는 수백 개의 핀을 가지고 있다. 큰 테스터는 또한 하나 이상의 집적회로를 동시에 테스팅할 수 있다. 그러므로, 하나의 테스터는 수백 개의 또는 수천 개의 벡터 메모리들을 필요로 할 수 있다. 일반적으로 집적회로 테스트는 수만 개의 테스트 주기를 요구하기 때문에 벡터 메모리들은 수만 개의 벡터들을 보유하기에 충분한 사이즈를 가져야 한다. 벡터 메모리들은 또한 빨라야 한다. 일반적으로, 하나의 테스트 사이클의 지속 시간은 DUT의 스피드에 부합해야 한다. DUT가 10 MHz에서 작동된다면, 테스트 사이클은 1/10 MHz 또는 100 nsec 가 적절하다. 하나의 벡터 메모리는하나의 테스트 사이클동안 각각 하나의 벡터를 공급해야하기 때문에, 10 MHz 로 테스팅해야하는 벡터 메모리는 100 nsec 액세스 타임을 가진다. 집적회로 속도가 200 MHz 또는 그 이상으로 증가할 때에는 더 빠른 테스터 메모리들이 요구된다. 일부 고속 테스터는 각각의 벡터 메모리 어드레스에 하나 이상의 벡터를 저장함으로써 더 낮은 속도의 메모리들을 사용할 수도 있다.

벡터 메모리들의 사이즈 및 수가 증가해 왔으므로, 테스트를 수행하기 위해 테스터를 프로그래밍할 때 벡터들을 벡터 메모리들에 로딩하기 위하여 요구되는 시간도 또한 증가해 왔다. "다중 패스(multiple pass)" 테스트는 두 개의 별개의 테스트 단계동안 벡터 데이터의 전부 또는 일부를 사용함으로써, 하나의 집적회로를 테스팅하는데 필요한 벡터 데이터의 양을 감소시킬 수 있다. 핀 전자회로들은 상기 각각의 테스트가 끝난 후에 재프로그래밍될 수 있어서, 다음 테스트 동안에 다른 방식의 벡터 데이터에 응답할 수 있다.

상대적으로 저속의 벡터 메모리들을 사용하면서도, 자신의 벡터 메모리의 용량을 효율적으로 사용하고 고속에서 작동될 수 있는 집적회로 테스터가 필요하다.

본 발명은 집적회로 테스터에 관한 것으로, 더 상세하게는 집적회로 테스터의 최고 속도를 2배로 증가시키기 위한 시스템에 관한 것이다.

도1은 본 발명에 의한 집적회로 테스터(integrated circuit tester)를 도시한 블락도.

도2는 도1의 테스터의 일반적인 핀 전자회로(pin electronics circuit)를 도시한 상세 블락도.

도3은 도2의 핀 전자회로의 구동 제어 회로(drive control circuit)를 도시한 상세 블락도.

도4는 도3의 상기 구동 제어 회로가 생성하는 일반적인 정규 모드 구동 포맷(normal mode drive formats)을 도시한 타이밍도.

도5는 도3의 상기 구동 제어 회로가 생성하는 일반적인 이중 모드 구동 포맷(doublet mode drive formats)을 도시한 타이밍도.

도6은 도2의 비교 회로(compare circuit)를 도시한 상세 블락도.

도7은 도6의 비교 회로에서 정규 모드 비교 스트로브 타이밍(normal mode compare strobe timing)을 도시한 타이밍도.

도8은 도6의 비교 회로에서 이중 모드 비교 스트로브 타이밍(doublet mode compare strobe timing)을 도시한 타이밍도.

전술한 본 발명의 실시예는 첨부한 도면을 참조하여 이하에서 더 상세히 기술한다.

본 발명에 의한 집적회로 테스터는 테스터 노드 세트를 포함하고 있으며, 각각의 노드는 테스트 중인 회로 장치(circuit device under test: DUT)의 개별 단자에 연결되어 있다. 각각의 노드는 벡터 메모리 및 핀 전자회로를 포함하고 있다. 하나의 테스트는 일련의 테스트 사이클로 구성된다. 한 테스트 사이클 동안, 각각의 핀 전자회로는 상기 DUT 단자에 테스트 신호를 보낼 수도 있고, 상기 단자에서 출력되는 DUT 신호의 상태를 조사 및 그 상태를 기대상태(expected state)와 비교할 수도 있다. 한 테스트 동안, 주 시퀀서(master sequencer)는 일련의 어드레스를 동시에 각 벡터 메모리에 보낼 수 있고, 각각의 벡터 메모리는 벡터 시퀀스(a sequence of vectors)(data words)를 판독하여 각각의 로컬 핀 전자회로로 보낸다. 상기 벡터 데이터 시퀀스는 핀 전자회로가 테스트 중에 수행하는 작업 시퀀스를 정의한다.

또한 본 발명에 의하면, 각각의 핀 전자 회로는 두 개의 모드, 즉 정규 또는 이중 모드 중 어느 하나의 모드에서 동작될 수 있다. 정규 모드로 동작할 때, 각 핀 전자 회로는 각각의 입력 벡터가 한 테스트 사이클 동안에 수행할 작업을 정의하는 것으로 해석하고, 이중 모드로 동작할 때, 각 핀 전자 회로는 각각의 입력 벡터가 두 개의 연속 테스트 사이클 동안에 수행될 작업을 정의하는 것으로 해석한다. 상기 정규 모드는, 핀 전자회로가 복잡한 구동 또는 비교 포맷을 생성할 때 또는 한 테스트 동안 상대적으로 넓은 범위의 구동 또는 비교 포맷을 도입할 때 사용된다. 핀 전자회로가 한 테스트에서 상대적으로 더 작고 덜 복잡한 구동 및 비교 포맷을 수행할 때는 상기 이중 모드가 사용될 수도 있다.

테스터의 최고 속도가 벡터 메모리 액세스 타임에 의해 제한을 받는 경우, 이중 모드 테스트에서의 벡터 메모리는 정규 모드의 단지 반(1/2)의 빈도수로 벡터를 판독하기 때문에, 이중 모드 테스트가 정규 모드 테스트 속도의 두배로 실행될 수 있다. 또한, 이중 모드에서는 벡터가 한 개의 사이클 대신 두 개의 사이클 단위로 동작을 정의하고 있으므로, 하나의 테스트는 정규 모드 벡터 수의 단지 반(1/2)인 이중 모드 벡터수를 필요로한다. 그러므로, 이것은 테스트가 시작되기 전 벡터 메모리를 로딩하기 위하여 필요한 시간량을 감소시킨다.

또한, 본 발명의 다른 특징에 의하면, 주 시퀀서(master sequencer)가 테스트 동안 모드 제어 신호를 핀 전자회로로 보낸다. 상기 모드 제어 신호는 상기 핀 전자회로가 정규 모드 또는 이중 모드 중 어느 모드에서 동작하는 지를 나타낸다. 그러므로, 테스터는 하나의 테스트 동안에 상기 두 모드 사이를 절환할 수 있다.

본 명세서의 결미부는 본 발명의 요지를 구체적으로 청구하고 있다. 본 발명의 구성 및 방법은, 첨부되는 도면을 참조하여 그 특징 및 이점과 함께, 이하 기술되는 발명의 상세한 설명 및 청구항에서 더욱 명백해질 것이다.

도1은 테스팅되는 집적회로 장치(integrated circuit device under test)(이하 DUT 라고 칭함)(11)를 테스팅하기 위한 회로 테스터(circuit tester)(10)를 도시하고 있다. 테스터(10)는 호스트 컴퓨터(12), 주 시퀀서(master sequencer)(14) 및 각각이 상기 DUT(11) 입/출력 단자에 각각 대응되는 테스트 노드(test nodes)(16) 한 세트를 포함하고 있다. 각각의 노드(16)는 랜덤 액세스 벡터 메모리(random access vector memory)(18) 및 핀 전자회로(20)를 포함하고 있다. 주 클록(master clock)(22)은 테스터(10)의 모든 다른 요소로 그 각각의 동작(activity)에 대한 타이밍 레퍼런스(timing reference)로서 클록 신호 ROSC를 제공한다.

테스트(test)는 일련의 연속적인 테스트 사이클(test cycles)로 구성되며, 각각의 테스트 사이클 동안에, 노드(16)의 핀 전자회로(20)는 DUT(11)의 단자에 대해서 테스트 동작을 수행할 수 있다. 테스트 중, 상기 노드(16)의 벡터 메모리(vector memory)(18)는 연속적인 8-비트 데이터 워드(8-bit data words)(즉, 벡터)를 상기 로컬 핀 전자회로(20)에 제공한다. 상기 연속적인 벡터는 각각의 테스트 사이클 동안에 핀 전자회로가 해야할 일을 지시한다. 예를 들면, 핀 전자회로(20)는 테스트 사이클 동안에 출력 테스트 신호를 DUT(11)에 제공할 수 있다. 또한, 다른 핀 전자회로(20)는 테스트 사이클 동안에 DUT(11)로의 출력 신호들을 하이 또는 로우 논리 레벨(high or low logic levels)로 비교하여 그 결과를 비교의 결과를 나타내는 내부 획득 메모리(internal acquisition memory)에 저장할 수 있다.

테스터(10)를 프로그래밍하기 위하여, 호스트 컴퓨터(12)는 컴퓨터 버스(computer bus)(24)를 통해 시퀀서(sequencer)(14), 벡터 메모리들(18) 및 핀 전자회로들(20)로 데이터를 전송한다. 벡터 메모리(18)의 각각은 한 세트의 개별적인 벡터를 제공받고 저장한다. 핀 전자회로(20)의 각각은 DUT(11)의 하이 및 로우 논리 레벨들을 규정하는 데이터 및 각각의 벡터 데이터값에 응답하여 핀 전자회로가 해야할 일을 지정하는 데이터를 제공받는다. 호스트 컴퓨터(12)는 테스트 사이클의 지속시간 및 벡터 메모리(18)가 핀 전자회로(20)로 가는 벡터를 판독해야할 순서를 나타내는 명령어를 시퀀서(14)에 제공한다.

테스터(10)를 프로그래밍한 후에, 호스트 컴퓨터(12)는 컴퓨터 버스(24)를 통해 시퀀서(14)로 하여금 테스트를 시작하도록 하는 START 명령어를 시퀀서(14)로 보낸다. 그 후, 시퀀서(14)는 일련의 연속적인 어드레스를 병렬 버스(parallel bus)(26)를 통해 벡터 메모리(18)로 제공하기를 시작한다. 각각의 벡터 메모리(18)는 하나의 어드레스를 제공받으며, 벡터 메모리(18)는 그 어드레스에 저장된 벡터를 판독하고 이를 해당 로컬 핀 전자회로(20)로 보낸다.

일반적으로, 각각의 핀 전자회로(20)에는 테스트 사이클의 초기에 하나의 벡터가 제공된다. 각각의 핀 전자회로(20)는 해당 테스트 사이클 동안 그 자신이 DUT(11)의 단자에서 수행하기로 되어 있는 테스트 동작을 지정하고 있는 벡터를 디코딩(decoding)한 후, 상기 동작을 수행한다. 테스트가 완료될 때, 시퀀서(14)는 버스(24)를 통하여 호스트 컴퓨터(12)에 신호를 보낸다. 그 후, 호스트 컴퓨터(12)는 핀 전자회로(20) 내에 있는 획득 메모리들에서부터 데이터를 판독해 낼 수 있으며, 그 데이터를 분석함으로써, DUT(11)가 상기 테스트에 대해 어떻게 응답했는가를 알 수 있다.

정규 모드 및 이중 모드

본 발명에 의하면, 테스터(10)는 두가지 모드, 즉 정규 및 이중 모드 중 어느 하나에서 동작할 수 있다. 호스트 컴퓨터(12)는 시퀀서(14)로 하여금 각각의 테스트 사이클 동안에 버스(26)를 통하여 각각의 핀 전자회로(20)에 병렬로 모드 제어 신호(mode control signal)를 제공하도록 명령한다. 상기 모드 제어 신호는 테스터(10)가 상기 두가지 모드, 즉 정규 모드 또는 이중 모드 중 어느 쪽으로 작동할 지를 표시한다. 정규 모드의 동작에서는, 핀 전자회로(20)에 입력되는 벡터는 다음 테스트 사이클 동안에 수행되어질 테스트 동작을 또한 포함하고 있다. 이중 모드의 동작에서는, 핀 전자회로(20)에 입력되는 벡터는 다음 두 개의 테스트 사이클 동안에 수행되어질 테스트 동작을 포함하고 있다. 그러므로, 정규 모드에서는, 벡터 메모리(18)가 각각의 테스트의 사이클마다 하나의 출력 벡터를 생성하는 반면, 이중 모드에서는 벡터 메모리(18)가 매 두 번의 테스트 사이클마다 하나의 출력 벡터를 생성해낸다.

예를 들면, 정규 모드는, 핀 전자회로(20)가 임의의 테스트 사이클 동안에 상대적으로 복잡한 테스트 신호 파형을 생성해 낼 때, 또는 테스트 동안에 상대적으로 넓은 범위의 동작을 수행할 때 사용된다. 이러한 경우에, 벡터의 전체 폭(width)이 각각의 테스트 사이클 동안 특정 동작을 선택하기 위하여 필요하다. 이중 모드는 핀 전자회로(20)가 테스트의 매 사이클 동안 한정된 범위의 상대적으로 덜 복잡한 동작을 수행할 때 사용될 수 있다. 이러한 경우에, 하나의 8-비트 이중 모드 벡터는 연속적인 두 개의 테스트 사이클 동안에 수행되어질 특정 테스트 동작을 선택하는데 충분히 크다.

테스터의 최고 속도는 벡터 메모리들(18)의 판독 액세스의 최소 횟수에 의해 제한을 받기 때문에, 이중 모드 벡터만을 사용하는 테스트는 정규 모드 테스트의 최고 속도의 2배까지 수행될 수 있는데, 이는 하나의 벡터 메모리가 매 두개의 테스트 사이클마다 단지 일회만 이중 모드 벡터를 판독하기를 필요로 하기 때문이다. 또한, 이중 모드는 하나의 벡터로 한 개가 아닌 두 개의 테스트 사이클을 스패닝(spanning)하는 동작을 정하기 때문에, 이중 모드 테스트는 정규 모드의 테스트를 위해 필요한 벡터의 수의 절반만으로 가능하다. 하나의 테스트를 실행하기 위해 필요한 벡터의 수를 감소시킴으로써, 이중 모드는 테스트 전에 벡터 메모리를 로딩하기(loading) 위해 필요한 시간량을 감소시킨다. 또한, 이중 모드는 주어진 벡터의 메모리 사이즈에 대해 하나의 테스트가 스패닝(spanning)할 수 있는 테스트 사이클의 수를 증가시킬 수 있다. 그러나, 아래에 기술되는 바와 같이, 이중 모드에서는, 하나의 핀 전자회로(20)가 수행하는 테스트 동작의 범위가 정규 모드에서 수행되어질 때 보다 더 제한적일 수 있다. 그러므로, 테스트가 정규 모드에서 또는 이중 모드에서 수행되어지든지, 각각에 따른 운용의 능력은 DUT 테스트의 목적을 달성하는 데 있어 유연성을 테스터에게 제공한다.

정규 모드 벡터 엔코딩(encoding)

8-비트 정규 모드 벡터의 엔코딩은 당업자에게 잘 알려져 있다. 각각의 정규 모드 벡터는 두 개의 구동 비트 DM[1:0], 두 개의 비교 비트 CM[1:0], 및 네 개의 타임셋 비트 TS[3:0]를 포함하고 있다. 정규 모드 벡터의 두 개의 구동 비트 DM[1:0] 및 네 개의 타임셋 비트 TS는 핀 전자회로(20)가 하나의 테스트 사이클 동안에 DUT(11)에 보내야 할 테스트 신호의 패턴을 나타낸다. 상기 DM[0] 구동 비트는 테스트 신호가 테스트 사이클 동안에 인에이블(enable)되어야할지 트리스테이트(tristate)되어야 할지를 나타낸다. 상기 DM[1] 비트는 특정 테스트 신호 논리 상태를 나타낸다. 하나의 사이클 내의 특정 시점에서 출력 테스트 신호는 DM[1] 비트가 나타내는 논리 상태로서, 하이 또는 로우(high or low)일 수 있고, 그 반대 논리 상태일 수 있으며, 또는 트리스테이트일 수도 있다(not enable). 네 개의 TS[3:0] 비트의 값은 하나의 테스트 사이클 동안 사용되어지는 특정 구동 포맷을 선택한다. “구동 포맷”은 테스트 사이클 동안에 테스트 신호가 거쳐야할 특정한 상태 변화의 순서(특정한 상태 변화의 연속)이며 테스트 사이클 동안에 상태 변화의 타이밍을 포함한다. 각각의 정규 모드 벡터값은 상이한 구동 포맷을 포함한다. 정규 모드 구동 포맷은 상기 호스트 컴퓨터(12)가 테스트 전에 각각의 핀 전자회로(20)에 제공하는 프로그래밍된 데이터에 의해 정해진다. 각각의 핀 전자회로(20)는 벡터를 다르게 해석하도록 프로그래밍될 수 있다.

두 개의 비교 비트 CM[1:0]의 네 개의 가능한 값은 DUT(11) 출력 신호의 기대 상태(expected state)를 표시한다. DUT(11) 출력 신호는 논리적으로 하이 또는 로우 또는 트리스테이트가 될 수 있다. 트리스테이트는 DUT 출력 신호가 하이 및 로우(high or low) 논리 레벨의 사이에 있을 때를 의미한다. 비교 비트 CM[1:0]의 네 번째 가능한 값은 특정 DUT(11) 출력 신호 상태가 기대되어지지 않는다는 것을 나타낸다(“don't care”). 각각의 테스트 사이클 동안에, 핀 전자회로(20)는 DUT(11) 단자에서 신호를 샘플링하고 그것을 하이 및 로우 참조 전압(reference voltages)과 비교하여 그의 상태를 결정한다. 다음, 상기 비교 비트 CM[1:0]가 표시하는 상태에 DUT 출력 신호의 상태를 비교한다. 비교 비트가 DUT 출력 상태가 비교 비트가 표시하는 상태와 일치하지 않다고 나타낸다면, 핀 전자회로(20)는 FAIL 신호를 버스(26)를 통해서 시퀀서(14)에 보낸다. 프로그래밍 되어지는 상태에 따라, 시퀀서(14)는 상기 테스트를 종결하기 위하여 FAIL 신호에 응답할 수 있다.

또한, 각각의 핀 전자회로(20)의 내부 획득 메모리는 각각의 테스트 사이클 동안에 샘플링된 2-비트 DUT 출력 신호의 결과를 저장한다. 상기 테스트가 종료된 후, 호스트 컴퓨터(12)는 각각의 핀 전자회로(20)의 획득 메모리로부터 데이터를 읽을 수 있으며, 데이터를 분석하여 테스트 결과를 확인할 수도 있다.

또한, 정규 모드 벡터의 네 개의 타임셋 비트 TS[3:0]는 DUT(11)의 출력 신호 의 비교 포맷(compare format)을 나타낸다. 비교 포맷은 테스트 사이클 동안에 하나의 DUT 출력 신호가 그 상태를 확인하기 위하여 샘플링되는 시점들을 정의한다.

또한, 비교 포맷은 상기 비교가 패일(fails)인지를 확인할 때, 그 출력 신호 상태를 기대 상태(CM[1:0] 비트)와 비교하는 방식을 정의한다. 정규 모드의 동작에서, 두 개의 가능한한 비교 모드로 에지 및 윈도우(edge and window)가 있다. 에지 모드에서 DUT(11) 출력 신호가 하나의 테스트 사이클 내의 특정 시점에서 샘플링되며, 그 샘플링 시간은 타임셋 비트에 의해 표시된다.

한 순간에서 샘플링된 출력 신호의 크기를 하이 및 로우 참조 레벨(high and low reference level)과 비교함으로써, 그 출력 신호의 상태(2-비트)를 결정하게 된다. 그후, 그 상태는 기대 상태 CM[0:1]와 비교되고 FAIL 신호를 트리거링해야(triggering) 할지를 결정한다. 한편, 윈도우 모드에서는, 출력 신호가 테스트 사이클 내의 타임 윈도우(time window)를 통해서 모니터링되고, 그 타임 윈도우 내의 임의의 시점에서 DUT 출력 신호가 비기대 상태(unexpected state)로 바뀔 때, FAIL 신호가 생성된다. 윈도우 모드에서는 타임셋 비트 TS[3:0]가 타임 윈도우의 시작 및 종료 시점(starting and ending times)을 나타낸다.

이중 모드 벡터 엔코딩

이중 모드 벡터의 개개의 비트는 정규 모드 벡터의 구동, 비교 및 타임셋 비트와는 달리 기지정된 기능을 가지지 않는다. 대신, 입력 이중 모드 벡터는 핀 전자회로내의 RAM에 기초한 참조표(lookup table)에 어드레싱(address)하며, 참조표에 어드레싱된 데이터는 특정 구동 또는 비교 포맷을 테스트의 다음 두 연속 사이클 동안에 규정한다. 각각의 핀 전자회로(20) 내의 참조표의 어드레스에서 데이터 값을 선택함으로써, 호스트 컴퓨터(12)는 테스트 동안 수행되어질 이중 모드 구동 및 비교 포맷의 형태를 결정한다. 이중 모드 벡터는 임의의 고정된 의미를 가지지 않기 때문에, 하나의 이중 모드 벡터가 나타내는 핀 전자회로의 동작 세트는 유연성있게 선택할 수 있다.

핀 전자회로

도2는 도1의 일반적인 핀 전자회로(20)를 더 상세히 도시한 블락도이다.

핀 전자회로(20)는 DUT에 공급되는 테스트 신호를 생성하는 트리스테이트 드라이버(tristate driver)(30)를 포함한다. 구동 제어 회로(32)는 드라이버(30)의 입력을 제어하기 위한 출력 신호 DO를 생성하고, 또한 드라이버(30)를 인에이블링(enabling)하기 위한 신호 DE를 생성한다. 도1의 호스트 컴퓨터(12)로부터의 데이터에 의해 프로그래밍된 구동 제어 회로(32)는 입력되는 정규 또는 이중 모드 벡터에 대응해서 DO 및 DE 신호의 상태를 제어한다. 도1의 시퀀서(14)로부터 생성되는 MODE 신호는 입력 벡터가 정규 모드 벡터인지 또는 이중 모드 벡터인지를 구동 제어 회로(32)에게 제공한다. 호스트 컴퓨터(12)로부터의 프로그래밍된 데이터는 출력 테스트 신호를 포맷팅할 때, 정규 모드 벡터 및 이중 모드 벡터를 해석하는 방법을 구동 제어 회로(32)에 제공한다. 시퀀서(14)로부터의 CYC 신호의 펄스는 연속적인 테스트 사이클의 시작을 표시한다. 구동 제어 회로(32)는 상기 ROSC 클록 신호에 의해 구동되는 일반적인 타이밍 신호 발생기(34)가 생성하는 TIMING 신호 세트를 참조하여 DO 또는 DE 신호의 각각의 에지(edge)의 시간을 기록한다. 상기 TIMING 신호는 상기 CYC 신호와 같은 주파수를 가지나 위상에 있어서 균일하게 분배되어져 있으므로 각각의 테스트 사이클은 한 세트의 서브간격(subintervals)으로 균일하게 나누어져 있어서 각각의 테스트 사이클 동안에 타이밍 레퍼런스(timing references)로 사용되어질 수 있다.

비교 회로(36)는 DUT 출력 신호를 샘플링하고, 그 샘플들을 기대값과 비교하여 샘플들이 기대값과 일치하지 않을 때는, FAIL 신호를 시퀀서(14)로 다시 보낸다. 비교 회로(36)는 또한 상기 샘플값들을 테스트 결과 데이터로서 테스트 후에 호스트 컴퓨터(12)가 판독하고 분석하는 내부 획득 메모리(internal acquisition memory)에 저장한다. 테스트를 시작하기 전에, 호스트 컴퓨터(12)는 데이터를 한 쌍의 레지스터(registers)(38, 40)로 로딩하여 DUT의 하이 및 로우 논리 레벨을 정의한다. 디지털 대 아나로그 변환기(digital-to-analog converters)(42, 44)는 레지스터(38, 40)에 있는 데이터를 하이 레벨 전압의 더 낮은 한계 및 로우 논리 레벨 전압의 더 높은 한계와 일치시키는 아나로그 신호들인 VOH 및 VOL로 변환한다.

DUT 출력 신호의 상태를 확인할 때, 비교 회로(36)는 상기 DUT 출력 신호의 샘플을 상기 이러한 신호들과 비교한다. 비교 회로(36)는 발생기(34)로부터의 TIMING 신호들을 DUT 출력 신호의 상태를 샘플링할 때 타이밍 레퍼런스로 사용한다.

입력되는 정규 모드 벡터 및 이중 모드 벡터는 기대되는 하이 및 로우 값들이 무엇인지와 각각의 테스트 사이클 동안에 DUT 출력 신호를 샘플링하는 방법 및 시기를 비교 회로(36)에 제공한다. 도1의 호스트 컴퓨터(12)는 정규 및 이중 모드 벡터들을 해석하는 방법에 관한 프로그램 데이터를 비교 회로(36)에 공급한다. 또한, MODE 신호는 비교 회로(36)에게 입력 벡터가 정규 또는 이중 모드 벡터인지를 제공한다. 또한, 도1의 시퀀서(14)로부터의 MODE 및 CYC 신호들도 비교 회로(36)에게 입력 벡터가 정규 또는 이중 모드 벡터인지를 알리고 각각의 테스트 사이클의 시작을 표시한다.

구동 제어 회로

도3은 도2의 구동 제어 회로(32)를 상세히 도시한 블락도이다. 구동 제어 회로(32)는 도2의 드라이버(30)를 트리스테이팅하기 위한 DO 신호를 생성하는 플립-플롭(flip-flop)(50)을 포함하고 드라이버(30)를 인에이블링하기 위한 DE 신호를 생성하는 플립-플롭(52)을 포함한다. 6개가 한 세트로 된 일반적인 타임 이벤트 발생기(time event generator)(이하, TEG's 라고 함)(54)는 두 개의 플립-플롭

(50/52) 작동의 셋팅 및 리셋팅을 제어한다. 출력이 인에이블되면, 상기 TEG(54)의 각각은 CYC 신호 펄스 후 매번 한번씩 출력 신호 펄스를 생성한다. TEG(54)의 각각은 또한 도2의 타이밍 신호 발생기(34)가 생성한 펄스 배분된 TIMING 신호들 중 선택된 신호의 에지를 검출한 후 곧 출력 펄스를 생성한다. 입력되는 벡터는 TEG(54) 중에서 입력 인에이블된 TEG를 나타내며, 각각의 인에이블된 TEG(54)에게 그의 출력 신호 펄스 타이밍에 대한 레퍼런스로 선택해야할 TIMING 신호를 나타내며, 또한 선택된 TIMING 신호 펄스를 검출한 후 TEG 출력 신호 펄스를 생성하기 전까지 기다려야 할 시간을 나타낸다.

논리합 게이트(OR gate)(56)는 두 개의 하이 구동 TEG's(54)(DHA, DHB)의 출력을 논리합하여 상기 플립-플롭(50)의 셋 입력(set input)을 제어하는 신호를 생성한다. 논리합 게이트(58)는 두 개의 로우 구동 TEG's(DLA, DLB)의 출력을 논리합하여 상기 플립-플롭(50)의 리셋 입력(reset input)을 제어하는 신호를 생성한다. TEG's 의 DHA, DHB, DLA 및 DLB의 출력 펄스의 타이밍은 개별적으로 조정될 수 있기 때문에 플립-플롭(50)은 각 CYC 사이클 후 2회까지 셋팅 및 리셋팅될 수 있다.

그 후, DO 신호는 각 CYC 펄스 후 4회까지 하이 및 로우 논리 상태 사이를 스위칭할 수 있다. 또 다른 한 쌍의 TEG's(54)(EH, EL)는 상기 플립-플롭(52)의 셋(set) 및 리셋(reset) 입력들을 제어한다. 그러므로 DE 신호는 매 CYC 펄스 후 두 번까지 상태를 바꿀 수 있다.

입력 벡터가 나타내는 인에이블된 TEG's(54)가 어느 것인가에 따라, 또한 벡터가 각각의 펄스 후에, 출력 벡터의 간격을 나누는 방법을 지시하는 방법에 따라, 도2의 드라이버(30)를 통해 구동되는 구동 제어 회로(32)는 연속적인 CYC 신호 펄스 사이에서 넓은 범위의 패턴을 표시하는 출력 테스트 신호를 생성해 낼 수 있다. 구동 제어 회로(32)는 최고 2번까지 트리스테이트 및 인에이블 상태 사이를 스위칭할 수 있고, 최고 네 번까지 CYR 신호 펄스 사이의 하이 및 로우 논리 레벨 사이를 스위칭할 수 있다. 상태 변화의 타이밍은 유동적일 수 있으며, 고 해상도로 선택되어질 수 있다.

그러므로, 핀 전자회로(30)가 생성해 낼 수 있는 가능한한 다양한 구동 신호 포맷의 수는 매우 크다. 하나의 벡터는 8-비트이므로, 벡터는 256가지의 고유값들을 갖는다. 이는 한 개 또는 두 개의 테스트 사이클 동안에 사용되어질 수 있는 모든 가능한한 구동 패턴들 가운데 벡터가 선택할 수 있는 개별적인 값들로서 충분한 수는 아니다. 그러므로, 호스트 컴퓨터(12)는 각각의 입력 벡터에 응답해서 생성되어질 수 있는 특정 구동 신호 패턴을 정의하는 구동 제어 회로(32)로부터 다양한 성분을 프로그래밍해야 한다. 정규 및 이중 모드 벡터들은 개별적으로 엔코딩된다

입력 정규 모드 벡터의 TS[3:0] 비트는 호스트 컴퓨터(12)가 제공하는 데이터를 담고 있는 작은 RAM(60)을 어드레싱한다. 각각의 어드레스의 데이터는 입력되는 벡터가 선택할 수 있는 열 여섯(16)가지의 구동 신호 포맷중의 특정한 하나를 정의한다. 디코더(decoder)(62)는 벡터 비트 DM[1]과 함께 그 데이터 중의 일부를 디코딩하여 네 개의 PAGE 신호 및 네 개의 ENABLE 신호들을 생성해낸다. MODE 신호에 의해 제어되는 말티플렉서(multiplexer)(64) 정규 모드 동작 동안에 하나의 PAGE 신호 및 하나의 ENABLE 신호를 TEG의 DHA, DHB, DLA 및 DLB로 각각 전송한다. 제2의 디코드(66)는 벡터 비트 DM[0]과 함께 RAM(60)의 부가적인 출력 비트를 디코딩하여 정규 모드 동작 동안에 또 다른 말티플렉서(68)를 통해 TEG의 EH 및 EL로 전송되는 PAGE 및 ENABLE 신호를 생성한다. 한 세트의 말티플렉서(70)는 정규 모드 벡터의 타임셋 비트 TS[3:0]를 각각의 TEG(54)로 전송한다. 각각의 TEG(54)는 네 개의 입력 TS[3:0] 비트 및 디코더(62 또는 66)로부터 두 개의 비트들 중 하나에 의해 어드레싱된 작은 내부 RAM을 포함한다. RAM 내의 서른 두 개의 저장 위치의 각각에서의 데이터는 TIMING 신호들 가운데 TEG의 출력 펄스의 타이밍을 제어하는 것이 어느 것인지를 표시하고, 또한 그 TEG가 인에이블될 때, 선택된 TIMING 신호 펄스를 검출한 후 출력 신호를 생성하기 전에 지연할 수 있는 시간량을 표시한다. 각 TEG(54)의 RAM 내에 있는 각각의 어드레스에 데이터를 적절히 저장함으로써 호스트 컴퓨터(12)는 RAM(60) 내의 데이터가 정의하는 열 여섯개의 구동 포맷의 각각에 대해 테스트 신호 에지의 타이밍을 제어할 수 있다.

정규 모드 구동 회로 프로그래밍

도4는 출력 테스트 신호에 대해 일반적인 정규 모드 구동 포맷의 몇가지 보기를 도시한 타이밍도이다. (더 많은 수의 포맷도 가능하다.) 도4의 타이밍도는 각각의 포맷에 대해 여덟 개의 연속적인 사이클을 보여주고 있다. 본 보기에서 D[0] 벡터 비트는 항상 참(true)이므로 드라이버(30)가 항상 인에이블된다. D[1] 벡터 비트는 첫째, 둘째, 다섯째, 여섯째 및 여덟째 테스트 사이클에서 논리값이 “0”이고, 다른 테스트 사이클에서는 논리값이 “1”이다.

NRZ(non-return to zero) 포맷은 D[1] 비트가 “0”인 테스트 사이클 동안에는 로우(low) 테스트 신호를 또한 D[1] 비트가 “1”인 테스트 사이클 동안에는 하이(high) 테스트 신호를 구동한다. 도3을 참조하면, TS[3:0]의 몇가지 값들(예를 들면, TS[3:0]=(0011))에 대한 NRZ 포맷을 얻기위해, RAM(60)의 어드레스 0011에서의 데이터는 DM[1]이“0”이면서 디코더(62)로 보내질 때는 TEG DLA가 인에이블되며, DM[1]이 “1”일 때는 TEG DHA가 인에이블되도록 셋팅된다.

RAM(66)의 어드레스 0011에 저장된 데이터는 TEG EH를 인에이블하도록 셋팅된다. TEG EH는 각각의 테스트 사이클의 시작에서 그의 출력 펄스를 발생함으로써 TS[3:0]=(0011)에 응답하도록 프로그래밍 되므로 상기 테스트 신호가 인에이블되는지를 확실히 할 수 있다.

TEG의 DHA 및 DLA는(출력이 인에이블될 때) 각각의 사이클의 중간에서 출력 펄스를 생성함으로써 TS[3:0]=(0011)에 응답하도록 프로그래밍 될 수 있다. NRZ 포맷은 여섯 개의 TEG 중에서 단지 세 개만을 인에이블한다.

RZ(return to zero) 포맷은 D[1]이 “0”일 때 로우 테스트 신호를 유지하고, D[1]이 “1”일 때 순간적으로 하이 테스트 신호를 나타낸다. TS[3:0]의 몇가지 값들(예를 들면, TS[3:0]=(1100))에 대해 RZ 포맷을 얻기 위해, RAM(60)의 어드레스 1100의 데이터는 TEG EH가 인에이블되도록 셋팅되고, TEG EH는 사이클의 시작에서 출력 펄스를 생성함으로써 TS[3:0]=(1100)에 응답하도록 프로그래밍되며 이로써 테스트 신호가 인에이블되는지를 확인할 수 있다. RAM(60)의 어드레스 1100에서의 데이터는 DM[1]이“0”이면 TEG 중의 어느 것도 인에이블되지 않도록 또한 DM[1]이“1”일 때는 TEG의 DHA 및 DLA가 인에이블되도록 셋팅된다. TEG의 DHA 및 DLA 는 테스트 사이클 내에 다른 시점들에서 출력 펄스를 생성함으로써(출력이 인에이블될 때) TS[3:0]=(1100)에 응답하도록 프로그래밍됨으로써 테스트 신호는 순간적으로 하이로 구동되고, 그 후 D[1]이 “1”이 되는 임의의 사이클 동안에는 다시 로우(low)로 구동된다.

RZX(return to zero, data independent) 포맷은 D[1]의 값에 상관없이 펄스가각각의 사이클 동안에 생성되는 것을 제외하고는 RZ 포맷과 유사하다. RZ 포맷을 나타내는 것으로 TS[3:0] =(1010)을 선택하면, RAM(60)의 어드레스 1010의 데이터는 D[1]의 값에 상관없이 TEG의 EH, DHA 및 DLA 가 항상 인에이블되도록 셋팅된다.

TEG의 EH는 사이클의 시작에서 테스트 신호를 인에이블링함으로써 TS[3:0] =(1010)에 응답하도록 프로그래밍되는 반면, TEG의 DHA 및 DLA는 테스트 사이클 동안에 하이 테스트 신호를 구동한 다음 다시 로우로 구동함으로써 TS[3:0]=(1010)에 응답하도록 프로그래밍된다.

SBC(surround by complement) 포맷은 D[1]이 “0”일 때는 하강 펄스 (negative-going pulse)를 생성해내고, D[1]이“1”일 때는 상승 펄스 (positive-going pulse)를 생성한다. D[1]이 “0”일 때 테스트 신호가 초기에 로우라면, 드라이버 제어 회로(32)는 상기 하강 펄스를 생성하기 전에 테스트 신호를 하이로 구동한다. 역으로, D[1]가 “0”일 때 테스트 신호가 초기에 로우이면, 드라이버 제어 회로(32)는 하강 펄스를 생성하기 전에 테스트 신호를 하이로 구동한다. TS[3:0]=(1111)이 SBC 신호를 나타낸다고 가정하면, RAM(60)의 어드레스 1111의 데이터는 TS[3:0] =(1111)일 때는 TEG의 EH가 인에이블되도록 셋팅되고, TEG EH에 저장된 데이터는 각각의 테스트 사이클의 시작에서 테스트 신호를 인에이블하도록 셋팅된다. RAM(60)의 어드레스 1111에 저장된 데이터는 또한 DM[1]이 “0”일 때는 TEG의 DHA, DHB 및 DLA를 인에이블하도록 하고, DM[1]이 “1”일 때는 TEG의 DHA, DLA 및 DLB를 인에이블하도록 한다. 디코더(62)의 ENABLE 출력 비트는 DM[1]이 “0”또는 “1”일 때 TEG의 DHA를 인에이블하고, 디코드(62)의 PAGE 출력 비트는 TEG DHA에 DM[1]이“0”또는“1”인지를 알린다. DM[1]이 “0”일 때, TEG DHA는 테스트 신호가 하이(high)가 아니였다면 테스트 사이클 동안에 신속히 테스트 신호를 하이로 구동시켜 출력 펄스를 초기에 생성함으로써 TS[3:0]=(1111)에 응답한다. DM[1]이 “1”일 때, TEG DHA는 테스트 신호 상승 펄스의 리딩 에지를 생성하도록 테스트 사이클 동안에 출력 펄스를 나중에 생성함으로써 TS[3:0]=(1111)에 응답한다. 상기 PAGE 비트는 또한 테스트 신호 트레일링 에지의 타이밍이 DM[1] 비트에 의존하므로 DM[1] 비트가 0”또는 “1”인지를 TEG DLA에 나타낸다. SBC 포맷은 모든 테스트 사이클 동안에 테스트 신호가 두 개의 리딩 에지 또는 두 개의 트레일링 에지를 가지므로 하이 구동 TEG DHA 및 DHB를 모두 사용하고 또한 로우 구동 TEG DLA 및 DLB를 모두 사용한다.

이중 모드 구동 회로 프로그래밍

이중 모드에서는, RAM(72)(도3)의 일반적으로 어드레싱된 데이터가 출력 테스트 신호 파형의 양상을 결정한다. 입력되는 8-비트 이중 모드 벡터에 의해 어드레싱되는 RAM(72)은 TEG's(54)에 대해 인에이블 및 타임셋 신호들을 생성하기 위해 입력되는 이중 모드 벡터를 디코딩하면서 탐색표(lookup table)로서의 역할을 하게된다. RAM(72)은 말티플렉서(64, 68)를 통하여 TEG's(54)로 ENABLE 및 PAGE 신호를 제공하고, 이중 모드 동작 동안에 말티플렉서(70)를 통하여 TEG's(54)로 타임셋 데이터를 제공한다. RAM(72)은 이중 모드 벡터의 임의의 값이라도 TEG's(54)의 용량 내에서 두 개의 테스트 사이클을 스패닝하면서 원하는 출력 테스트 파형 패턴을 트리거링할 수 있도록 프로그래밍된다. 정규 모드 벡터 비트 TEG[3:0] 및 D[1:0]가 특정한 기능을 가지는 있는 반면, 이중 모드 비트는 상기 RAM(72)이 프로그래밍되는 방식에 따라 임의의 기능을 가지도록 정의된다. 또한, 상기 RAM(72)은 말티플렉서(70)를 통해 각각의 TEG(54)로 다른 타임셋 값을 제공할 수도 있다. 전술한 이유로, 이중 모드는 구동 포맷 및 에지 타이밍을 선택하는데 있어서 더 많은 선택권을 가질 수 있다.

도5는 이중 모드가 도4에 도시된 네 개(4)의 구동 포맷 중 세 개(NRZ, RZ 및 RZX)를 실행하는 방식을 도시한 타이밍도이다. 아래에 기술되는 바와 같이, 도4에 도시된 SBC 포맷은 구동 제어 회로(32)가 SBC 포맷을 실행할 수 없기 때문에 도5에는 나타나지 않는다. 이중 모드에서 CYC 펄스는 매 두 개의 사이클당 한 번씩 나타나고, 각각의 이중 모드 벡터는 연속되는 두 개의 테스트 사이클 동안의 테스트 신호의 양상을 정의한다. 그러므로, 각각의 CYC 신호 사이클은 두 개의 테스트 사이클 A 및 B로 나누어진다고 생각할 수 있다. 예를 들면, RAM(72)에 저장된 데이터로 어드레스 0000000-00000011로 NRZ 구동 신호 포맷은 정의된다. 이중 모드 벡터의 상위 6-비트 V[7:2] =(000000)는 NRZ 포맷을 나타내고, 이중 모드 벡터의 2 하위 비트 V[1:0]는 구동 상태를 이중 모드 벡터에 의해 정해진 두 개의 테스트 사이클로 나타낸다. 그러므로, 첫 째 A/B 사이클 쌍에 대하여, V[1:0]=(00)이고, 둘 째 A/B 사이클 쌍에 대하여, V[1:0]=(11)이고, 셋 째 A/B 사이클 쌍에 대하여, VECTOR[1:0]=(01)이고, 네 째 A/B 사이클 쌍에 대하여, V[1:0]= (10)이다. (00000000), (00000011), (00000001) 및 (00000010)의 값을 각각 가지는 연속적인 네 개의 이중 모드 벡터에 의해, 구동 제어 회로(32)는 여덟 개의 연속적인 정규 모드 벡터가 생성하는 도4에 도시된 NRZ 파형과 같은 파형을 생성해낸다. 이 때, 이중 모드에 대한 CYC 신호의 주기는 정규 모드에 대해 CYC 신호의 주기의 두 배라고 가정한다. 반면, 정규 모드 및 이중 모드에 대한 CYC 신호의 주기가 같다면, 이중 모드에 대한 테스트 주파수는 정규 모드의 주파수의 두배이다. 그러므로, 이중 모드에서 작동되는 테스터는 정규 모드의 최고 주파수의 두 배로 작동될 수 있다.

도3 및 도5를 참조하면, NRZ 포맷을 실행하기 위하여, 도3의 RAM(72)의 어드레스 00000000-00000011의 데이터는 TEG EH를 인에이블하도록 셋팅되어져 각각의 CYC 신호 후에 즉시 펄스를 생성하도록 하고 출력 테스트 신호가 사이클 A 및 B 모두에 대해 인에이블되도록 할 수 있다. RMA(72)의 어드레스 00000000의 데이터는 또한 TEG DLA를 인에이블시키고 테스트 신호가 사이클의 시작에서 하이이면 TEG DLA가 A 사이클의 중간점에서 로우 테스트 신호를 구동하도록한다. (도5의 보기에서 NRZ 포맷 테스트 신호는 첫번째 A 사이클의 시작에는 이미 로우이며 사이클 A의 중간점에서 테스트 신호에는 변화가 없다.) RAM(72) 어드레스 00000011의 데이터는 TEG DHA를 인에이블시키고, TEG DHA가 A 사이클의 중간점에서 하이 테스트 신호를 구동하게 한다. RAM(72) 어드레스 00000001의 데이터는 TEG의 DLA 및 DHB를 인에이블시키고, TEG DLA는 A 사이클의 중간점에서 로우 테스트 신호를 구동하도록 하고, TEG DHB는 B 사이클의 중간점에서 하이 테스트 신호를 구동하게 한다. RAM(72) 어드레스 00000010의 데이터는 TEG의 DHA 및 DLB를 인에이블시키고, TEG DHA는 A 사이클의 중간점에서 하이 테스트 신호를 구동하도록 하고, TEG DLB는 B 사이클의 중간점에서 로우 테스트 신호를 구동하도록 한다. (NRZ 포맷 테스트 신호는 마지막 A 사이클의 시작에서 이미 하이이며, 사이클 A의 중간점에서도 테스트 신호에는 뚜렷한 변화가 없다.)

도3의 RAM(72)의 어드레스 00000100-00000111은 예를 들면, 도5에 도시된 RZ 포맷 파형을 실행시키기 위하여 사용될 수 있다. 네 개의 모든 어드레스의 데이터는 TEG EH를 인에이블시키고 TEG EG는 CYC를 검출하는 출력 펄스를 생성하여 테스트 신호가 인에이블되는지를 확인할 수 있다. RAM(72)의 어드레스 00000100의 데이터는 TEG의 DHA, DHB, DLA 또는 DLB를 인에이블하지 않는다. RAM(72)의 어드레스 00000111의 데이터는 TEG의 DHA, DHB, DLA 및 DLB를 인에이블한다. TEG DHA는 A 사이클 초기에 하이 테스트 신호를 구동하고 TEG DLA는 A 사이클 말기에 다시 로우 테스트 신호를 구동한다. 유사하게, TEG DHB는 B 사이클 초기에 하이 테스트 신호를 구동하고, TEG DLB는 B 사이클 말기에 다시 로우 테스트 신호를 구동한다. RAM(72)의 어드레스 00000101의 데이터는 TEG의 DHB 및 DLB를 인에이블하여 TEG DHB가 사이클 초기에 하이 테스트 신호를 구동하고 TEG DLB는 B 사이클 말기에 다시 로우 테스트 신호를 구동한다. RAM(72)의 어드레스 00000110의 데이터는 TEG의 DHA 및 DLA를 인에이블하고 TEG DHA가 A 사이클 초기에 하이 테스트 신호를 구동하고 TEG DLA는 A 사이클 말기에 다시 로우 테스트 신호를 구동한다.

도3의 RAM(72)의 어드레스 00001000은 예를 들면, 도5에 도시된 RZX 포맷 파형을 실행시키기 위하여 사용될 수 있다. 이 포맷에서, 상기 파형은 정규 모드 벡터의 D[1] 비트가 수행하는 데이터와는 독립적이다. 이와 같은 데이터 값은 이중 모드 벡터로 엔코딩될 필요는 없으므로 하나의 RAM(72) 어드레스만 RZX 포맷을 실생하기 위하여 필요하다. 상기 어드레스에서 데이터는 TEG의 DHA, DHB, DLA, DLB 및 EH를 인에이블한다. 상기 어드레스에 저장된 타임셋 데이터는 TEG EH가 펄스를 즉시 출력하게하여 출력 테스트 신호가 인에이블되게 한다. 상기 RAM(72) 어드레스에서 데이터는 또한 TEG의 DHA 및 DHB가 A 및 B 사이클의 초기에 하이 테스트 신호를 구동하게 하고, TEG의 DLA 및 DLB가 A 및 B 사이클의 말기에 로우 테스트 신호를 다시 구동하게 한다.

구동 회로(30)는 충분한 TEG(54)를 가지고 있지 않으므로 이중 모드에서 SBC 포맷을 실행할 수 없다. 정규 모드 및 이중 모드의 양쪽에서, 하나의 TEG(54)는 연속적인 CYC 펄스 사이에 나타나는 각각의 테스트 신호 에지의 타이밍을 제어하기 위하여 필요하다. SBC 포맷에서, 출력 테스트 신호는 소정의 테스트 사이클 동안에 두 개의 상승 에지 또는 두 개의 하강 에지를 가질 수 있으며, SBC 포맷을 실행하기 위하여 두 개의 하이 구동 TEG(DHA 및 DHB) 및 두 개의 로우 구동 TEG가 필요하다. 정규 모드에서는, 두 개의 CYC 신호 펄스 사이에 주기는 하나의 테스트 사이클을 정의하므로, 두 개의 하이 구동 TEG(DHA 및 DHB) 및 두 개의 로우 구동 TEG(DLA 및 DLB)가 SBC 포맷을 실행하기에 적절하다. 그러나, 이중 모드에서는, 두 개의 CYC 펄스 사이에 주기는 두 개의 테스트 사이클에 대응하고 SBC 포맷 테스트 신호는 임의의 두 개의 연속적인 테스트 사이클 동안 최고 세 개의 상승 에지들 또는 최고 세 개의 하강 에지들을 가질 수 있다. 그러므로, SBC 포맷을 실행하기 위하여, 구동 제어 회로(32)는 또 하나의 부가적인 하이 구동 TEG 및 또 하나의 부가적인 로우 구동 TEG를 필요로 할 수 있다. 그러므로, 이중 모드가 테스터 주파수를 배로 하고/하든지 임의의 테스트 사이클의 수를 정의하기 위하여 필요한 벡터의 수를 반으로 할 때는, 정규 모드에서는 가능한 더 복잡한 테스트 신호 포맷을 실행할 수 없다.

비교 회로-정규 모드

도6은 도2의 비교 회로(36)를 더 상세히 도시한 블락도이다. 비교 회로(36)는 DUT 출력 신호를 샘플링하고, 그 샘플을 기대값과 비교한 뒤, 기대값과 일치하지 않을 때는 FAIL 신호를 시퀀서(14)로 보낸다. 비교 회로는 또한 샘플값들을 내부 획득 메모리에 테스트 결과 데이터로 저장하며 이는 테스트 후에 호스트 컴퓨터(12)에 의해 판독되고 분석된다.

비교 회로(36)는 DUT 출력 신호의 상태를 결정하기 위하여 에지 또는 윈도우 모드 중 한 모드를 사용할 수 있다. 에지 모드에서는 상기 비교 회로(36)는 테스트 사이클 동안에 특정 순간에서 DUT 출력 신호 전압을 샘플링하고 그 샘플이 도2의 DAC(42, 44)가 생성하는 아나로그 신호에 의해 나타나는 바와 같이, 하이 논리 레벨(VOH) 이상 또는 로우 논리 레벨(VOL) 이하인지를 조사한다. 윈도우 모드에서, 비교 회로(36)는 테스트 사이클 동안에 시간의 특정 구간(윈도우) 동안에 DUT 출력 신호를 모니터링하여 그 신호가 상기 시간 윈도우 내의 임의의 시점에서 VOH 이상인지 또는 VOL 이하인지를 결정한다.

입력되는 정규 모드 벡터의 TS[3:0] 비트는 하나의 테스트에서 DUT 출력 신호가 하이 및 로우 에지 모드 비교를 위해 샘플링되는 시점들을 나타내도록 엔코딩될 수도 있으며 윈도우 비교 모드 동안 시작 및 종료하는 시점을 나타내도록 엔코딩될 수 있다. 정규 모드 동작에서 한 쌍의 말티플렉서(80,82)는 정규 모드 벡터의 TS[3:0] 비트를 도3의 TEG's(54)와 유사한 샘플 하이 TEG SH 및 샘플 로우 TEG SL을 포함한 한 쌍의 TEG's(84)에 인가한다. 하드와이어드 논리 상태 "1"에 의해 항상 인에이블된 TEG의 SH 및 SL은 입력되는 TS[3:0] 타임셋 데이터에 의해 나타내는 도2의 타이밍 신호 발생기(34)로부터의 TIMING 신호들 중 선택된 신호에서 하나의 펄스를 검출한 후에 소정의 시점에서 출력 스트로브(strobe) 펄스 STBH 또는 STBL을 각각 발생한다. 각각의 TEG(84)는 각각의 타임셋 데이터 값을 디코딩하고 TEG가 테스트 사이클 동안 적절한 시점에서 출력 스트로브를 발생하도록 셋팅하기 위해 도1의 호스트 컴퓨터(12)로부터 데이터에 의해 로딩된 내부 RAM을 포함한다. 그러므로, STBH 및 STBL 스트로브 타이밍은 개별적으로 조절될 수 있다.

한 쌍의 비교기(86,88)는 DUT 출력 신호를 하이 및 로우 논리 레벨 VOH 및 VOL과 비교하고 그 결과를 나타내는 HIGH 및 LOW 논리 신호를 세 개의 타임 비교기(90,92,94)의 각각에 제공한다. DUT 출력 신호 레벨이 VOH 보다 더 높다면 HIGH가 참이고, DUT 출력 신호가 VOH보다 더 낮다면 LOW가 참이다. 윈도우 비교기(90)는 STBH 및 STBL 스트로브를 받아서 HIGH 또는 LOW가 STBH 및 STBL 스트로브 사이의 임의의 시점에서 참인지를 나타내는 두 개의 출력 데이터 비트를 생성한다. 에지 비교기(92)는 STBH 스트로브에 반응하여 HIGH 및 LOW 신호를 샘플링하고 그 샘플값을 나타내는 두 개의 출력 신호를 생성한다. 에지 비교기(94)는 STBL 스트로브에 반응하여 HIGH 및 LOW 신호를 샘플링하고 그 샘플값을 나타내는 두 개의 출력 신호를 생성한다. 정규 모드 벡터의 TS[3:0] 타임셋 비트는 에지 또는 윈도우 모드가 사용되어지는를 결정하기 위하여 타임셋 비트를 디코딩하는 RAM 참조표(96)에 입력된다. 말티플렉서(98)는 RAM(96)의 EDGE/WINDOW 모드 제어 신호 출력을 비교기(90,92,94)로 보낸다. 비교기(90)는 윈도우 모드를 실행하도록 인에이블되고 비교기(92,94)는 에지 모드를 실행하도록 인에이블된다.

정규 모드 벡터의 CM[1:0]은 기대되는 하이 및 로우 비교 결과를 이송시킨다. 윈도우 비교 모드에서 윈도우 기대 비교 회로(100)는 DUT 출력 신호가 기대되는 대로의 양상을 보이는지를 확인하기 위하여 비교 회로(90)의 출력 데이터 비트를 CM[1:0] 비트와 비교한다. 기대되는 대로 결과를 보이지 않을 때, 비교 회로(100)는 FAIL 신호를 말티플렉서(101)을 통하여 도1의 주 시퀀서(14)로 보낸다. 비교 회로(100)는 또한 비교 회로(90)의 두 개의 출력 비트를 획득 메모리(103)로 보낸다.

에지 모드 동작에서, 기대 비교 회로(102)는 비교 회로(92)의 두 개의 출력 비트가 CM[1:0] 비트와 일치하는 지를 확인하기 위하여 그들을 비교하고, 말티플렉서(101)를 통하여 도1의 주 시퀀서(14)로 FAIL 신호를 보낸다. 비교 회로(102)는 또한 비교 회로(92)의 두 개의 출력 비트를 획득 메모리(103)로 보낸다. 지연 회로(110, 111)는 출력 인에이블 신호를 비교 회로(100 내지 104)로 제공하고 기록 제어 입력을 획득 메모리(103)로 제공하기 위하여 CYC 신호를 지연시킨다. 지연 회로에 의해, 각각의 CYC 펄스후 FAIL 신호가 주 시퀀서로 보내지고 비교 결과가 획득 메모리(103)로 기록되기전 지연을 위한 비교 논리 시간을 충분히 가질 수 있다.

비교 회로-이중 모드

이중모드에서는 도1의 호스트 컴퓨터(12)로 부터의 데이터를 로딩한 상태표 RAM(112)이 말티플렉서(80,82)를 거친 타임셋 데이터를 하이 및 로우 스트로브 TEG's(84)로 제공하기 위하여 입력되는 이중 모드 벡터를 디코딩한다. RAM(112)은 또한 두 개의 기대 데이터 비트 EXPA 및 EXPB를 사이클 A 기대 비교 회로(102) 및 사이클 B 기대 비교 회로(104)로 각각 제공한다. 이중 모드는 연속적인 CYC 펄스 사이에 일어나는 A 및 B 이중 사이클을 위하여 에지 모드 비교만을 도입한다. RAM(112)으로부터 EXPA 데이터를 또한 제공받는 기대 논리 회로(102)는 비교기(92)의 출력이 이중 모드 사이클 A에 대해 기대값 EXPA와 일치하지 않을 때, FAILA 신호를 각각의 A 사이클에 대해 말티플렉서(101)를 통해 주 시퀀서로 보낸다. 또 다른 기대 논리 회로(104)는 에지 비교기(94)의 출력이 각각의 B 사이클에 대해 기대 데이터값 EXPB와 일치하지 않을 때, FAILB 신호를 각각의 B 사이클에 대해 말티플렉서(114)를 통해 주 시퀀서로 보낸다. 두 개의 기대 비교 회로(102,104) 모두 비교기(92,94)의 2-비트 출력을 획득 메모리 시스템(103)으로 제공한다. 지연 회로(110,111)는 메모리 시스템(103)이 B 사이클의 종단부에서 비교 회로(102,104) 모두로부터의 데이터를 저장하도록 셋팅된다.

이중 모드 비교 동작의 한 보기로서, RAM(112)이 11111000 내지 111111111로 어드레싱될 때, 특정 비교 모드 포맷을 정의하는 데이터를 포함한다. 벡터 V[7:2]=11111의 상위 5-비트는 A 및 B 테스트 사이클 동안에 사용될 샘플 타이밍을 나타내고, 벡터 V[2:0]의 하위 3-비트는 두 개의 사이클, EXPA 및 EXPB에 대한 기대값을 엔코딩한다. RAM(112)이 이중 모드 벡터를 디코딩할 때, RAM은 타이밍 데이터를 TEG SH로 보내서 이중 사이클 A 동안의 적절한 시점에서 STBH 스트로브를 발생하게 하고, 데이터를 TEG SL를 보내서 이중 사이클 B 동안의 적절한 시점에서 STBL 스트로브를 발생하게 한다. A 사이클에 대해, 에지 비교기(92) 및 기대 비교기(102)는 STBH 신호 및 EXPA 데이터에 반응하여 획득 메모리 시스템(103)으로 적절한 샘플 데이터를 제공하고, 주 시퀀서로는 FAILA 신호를 보낸다. B 사이클에 대해, 에지 비교기(94) 및 기대 비교기(104)는 STBL 신호 및 EXPB 데이터에 반응하여 획득 메모리 시스템(103)으로 적절한 샘플 데이터를 제공하고, 주 시퀀서로는 FAILB 신호를 보낸다. 도7은 정규 모드 동작에서 TEG's(84)에 의해 제공되는 STBH 및 STBL 스트로브 신호의 타이밍의 샘플을 도시한 타이밍도이다. 각각의 CYC 펄스가 하나의 테스트 사이클의 시작을 나타내는 상기 정규 모드 동작에서, 하나의 STBH 스트로브 및 하나의 STBL 스트로브는 입력 정규 모드 벡터에 포함된 TS[3:0] 타임셋 데이터의 값에 의해 결정되는 두 개의 스트로브 펄스의 타이밍으로 각각의 테스트 동안에 일어날 수 있다. STBH 및 STBL 스트로브가 윈도우 모드 비교를 위해 사용되어질 수 있는 한편, STBH 스트로브는 에지 모드 비교를 위한 레퍼런스로 사용되어질 수 있다. 각각의 테스트 사이클 동안, STBH 스트로브로 비교 윈도우의 시작을 나타내는 것이 가능하고, 각각의 테스트 사이클 동안, STBL 스트로브로 비교 윈도우의 종료를 나타내는 것이 가능하므로 윈도우 비교는 정규 모드 동작에서 가능하다.

도8은 이중 모드 작동 동안에 제공되는 STBH 및 STBL 스트로브 신호의 타이밍의 한 보기를 도시한 타이밍도이다. 이 보기에서, STBH 스트로브는 각각의 A 테스트 사이클 동안에 나타내고, STBL 스트로브는 각각의 B 테스트 사이클 동안에 나타난다. STBH 및 STBL 스트로브의 타이밍은 RAM(112)로부터의 데이터에 의해 제어

된다. 각각의 CYC 펄스후에 두 개의 테스트 사이클이 있고, 각각의 STBH 및 STBL 스트로브는 각각의 CYC 신호 펄스 후 한 번씩 일어나고, 하나의 스트로브가 각각의 테스트 사이클 동안에 필요하므로, 상기 회로는 어떤 임의의 테스트 사이클 동안에 두 개의 펄스를 제공할 수 없다. 두 개의 펄스가 윈도우 비교를 위해서 필요하므로, 윈도우 비교는 이중 모드에서 불가능하다. 그러나, 당업자라면 도6의 회로에서 보이는 바와 같이 TEG's의 수를 2배로 함으로써 이중 모드에서도 윈도우 비교가 적용됨으로 두 개의 스트로브가 각각의 이중 모드 테스트 사이클 동안에 발생될 수 있음을 알 수 있다. 도6의 회로는 또한 A 및 B 사이클 동안 윈도우 비교 회로 및 기대 회로를 포함하도록 변형되어야 한다.

이상, 핀 전자 회로의 세트를 포함한 집적회로 테스터를 설명했다. 각각의 핀 전자 회로는 하나의 입력 벡터 시퀀스에 반응하여 DUT의 개별적인 단자에서 연속적인 동작을 수행한다. 정규 모드에서 작동되는 각각의 핀 전자 회로는 각각의 입력 벡터가 하나의 테스트 사이클 동안에 수행될 동작을 나타내는 것으로 해석한다. 이중 모드에서 동작하는 각각의 핀 전자 회로는 각각의 입력 벡터가 두 개의 연속적인 테스트 사이클 동안에 수행될 동작을 나타내는 것으로 해석한다. 정규 모드 벡터는 이중 모드 벡터보다 더 복잡한 테스트 신호 및 샘플링 포맷을 정의할 수 있으나, 이중 모드 벡터는 정규 모드 벡터보다 벡터 메모리를 더 효과적으로 사용할 수 있다. 이중 모드 벡터는 벡터 메모리 로딩을 가속시킬 수 있고 벡터 시퀀스에 의해 정의될 수 있는 테스트 사이클의 수를 증가시킬 수 있을 뿐만 아니라, 또한 테스터로 하여금, 벡터 메모리 액세스 타임의 절반(1/2)의 테스트 사이클 주기로 작동될 수 있도록 한다. 정규 또는 이중 모드 중의 어느 한 모드를 선택적으로 실행할 수 있는 기능의 덕택으로, 본 발명에 의한 집적회로 테스터는 넓은 범위의 회로 테스트를 실행할 수 있는 순응성을 가진다.

이상 본 발명이 구체적인 실시예들에 대해 기술되었지만, 본 발명이 여기에만 국한되는 것은 아니며, 첨부된 특허 청구의 범위에 정의되고 보호되는 본 발명의 사상 및 범주에 이탈됨 없이 다양한 변형 및 수정이 가능함은 당업자에게 분명하다.

하나의 테스트에서도 정규 또는 이중 모드 사이를 절환할 수 있으므로 어느 한 모드를 선택적으로 실행할 수 있고, 테스트의 특성에 맞추어 모드를 선택할 수 있다. 정규 모드는 복잡한 테스트 동작에 적합하고 이중 모드는 테스트 속도를 증가시킬 수 있는 효과가 있다.

Claims (6)

1. 복수 개의 테스트 사이클(test cycles) 동안에 회로의 복수 개의 단자에서 일련의 테스트 동작(activities)을 수행하는 회로 테스터(circuit tester)에 있어서,

   각각이 상기 개별 단자에 연결되어 있으며, 입력되는 정규 모드 벡터들(normal mode vectors) 및 이중 모드 벡터들(doublet mode vectors)―여기서 각각의 정규 모드 벡터는 상기 복수 개의 테스트 사이클 중 개별 사이클에서 수행될 동작을 나타내고, 각각의 이중 모드 벡터는 상기 복수 개의 테스트 사이클 중 하나 이상의 사이클에서 수행될 동작을 나타냄―에 응답하여 연결된 해당 단자에서 테스트 동작을 수행하는 복수 개의 핀 전자회로(pin electronics circuits); 및

   상기 복수 개의 핀 전자회로 각각에 대한 입력으로 정규 모드 벡터들 및 이중 모드 벡터들을 제공하는 수단

   을 포함하는 회로 테스터.
2. 제1항에 있어서,

   상기 벡터의 일부는 회로 단자에서 테스트 신호 패턴을 생성하는 제1 동작을 나타내고, 상기 벡터의 또 다른 일부는 회로 단자에서 생성된 회로 출력 신호의 상태를 결정하는 제2 동작을 나타내며,

   각각의 핀 전자회로는

   각각의 입력 벡터를 수신하며, 상기 입력 벡터가 제1 동작을 나타내면 상기 제1 동작을 수행하는 구동 제어 수단; 및

   각각의 입력 벡터를 수신하며, 상기 입력 벡터가 제2 동작을 나타내면 상기 제2 동작을 수행하는 비교 제어 수단

   을 포함하는 회로 테스터.
3. 제2항에 있어서,

   상기 구동 제어 수단이

   각각이 제1 제어 데이터가 표시하는 소정의 시간에 테스트 신호를 하이로 구동하는 복수 개의 하이 구동 회로(drive high circuits);

   각각이 제2 제어 데이터가 표시하는 소정의 시간에 테스트 신호를 로우로 구동하는 복수 개의 로우 구동 회로(drive low circuits);

   상기 제1 및 제2 제어 데이터를 생성하여, 단지 하나의 테스트 사이클 동안에 상기 하이 구동 회로 및 로우 구동 회로가 상기 테스트 신호의 상태를 제어하도록 각각의 입력 정규 모드 벡터를 디코딩하는 제1 디코딩 수단(first decoding means); 및

   상기 제1 및 제2 제어 데이터를 생성하여, 하나 이상의 테스트 사이클 동안에 상기 하이 구동 회로 및 로우 구동 회로가 상기 테스트 신호의 상태를 제어하도록 각각의 입력 이중 모드 벡터를 디코딩하는 제2 디코딩 수단(second decoding means)

   을 포함하는 회로 테스터.
4. 회로 테스터용 핀 전자회로에 있어서,

   복수 개의 연속적인 테스트 사이클의 각 사이클 동안에, 테스팅되고 있는 회로의 단자에 테스트 신호를 전송하여 벡터의 입력 시퀀스에 응답하는 구동 제어 수단―여기서 구동 제어 수단은 정규 모드와 이중 모드 중 어느 하나의 모드로 선택적으로 동작되며, 정규 모드로 동작하는 상기 구동 제어 수단은 상기 입력 시퀀스의 각 벡터가 상기 테스트 사이클의 한 사이클 동안에 생성될 테스트 신호 패턴을 나타내는 것으로 해석하고, 이중 모드로 동작하는 상기 구동 제어 수단은 상기 입력 시퀀스의 각 벡터가 상기 테스트 사이클의 한 사이클 이상 동안에 생성될 테스트 신호 패턴을 나타내는 것으로 해석함―; 및

   복수 개의 연속적인 테스트 사이클의 각 사이클 동안에, 상기 단자에 나타나는 신호의 상태를 조사하여 상기 벡터의 입력 시퀀스에 응답하는 비교 수단―여기서 비교 수단은 정규 모드와 이중 모드 중 어느 하나의 모드로 선택적으로 동작되며, 정규 모드로 동작할 때 상기 비교 수단은 상기 각각의 입력 벡터가 상기 테스트 사이클의 한 사이클 동안 상기 신호의 상태를 조사할 시점을 나타내는 것으로 해석하고, 이중 모드로 동작할 때 상기 비교 수단은 각 벡터가 상기 테스트 사이클의 한 사이클 이상 동안 상기 신호의 상태를 조사할 시점들을 나타내는 것으로 해석함―

   을 포함하는 핀 전자회로.
5. 각각의 테스트 사이클 집합(set) 동안 출력 테스트 신호를 생성하여 입력되는 정규 모드 벡터 및 이중 모드 벡터에 응답하는 집적회로 검사용 구동 제어 회로에 있어서,

   제1 제어 데이터의 입력에 의해 제어되는 시점들에서 테스트 신호를 하이 논리 상태(high logic state)로 구동하는 하이 구동 수단(drive high means);

   제2 제어 데이터의 입력에 의해 제어되는 시점들에서 테스트 신호를 로우 논리 상태(low logic state)로 구동하는 로우 구동 수단(drive low means);

   상기 테스트 사이클의 단지 한 사이클 동안 상기 하이 구동 수단 및 로우 구동 수단을 제어하는 제1 및 제2 제어 데이터를 생성함으로써 각각의 입력 정규 모드 벡터에 응답하는 제1 디코딩 수단(first decoding means); 및

   상기 테스트 사이클 중 하나 이상의 사이클 동안 상기 하이 구동 수단 및 로우 구동 수단을 제어하는 상기 제1 및 제2 제어 데이터를 생성함으로써 각각의 입력 이중 모드 벡터에 응답하는 제2 디코딩 수단(second decoding means)

   을 포함하는 구동 제어 회로.
6. 제5항에 있어서,

   모든 정규 모드 벡터 및 이중 모드 벡터가 유사한 수의 비트를 포함하는 구동 제어 회로.