JP2002196054A - Ｉｃ測定装置 - Google Patents

Abstract

(57)【要約】 【課題】 被測定ＩＣの出力タイミングを測定するのに
時間がかからないＩＣ測定装置を提供する。 【解決手段】 ２つの判定ストローブパルス（Ｓ２１）
を出力する第１のタイミングジェネレータ（ＴＧ２１）
と、２つの判定ストローブパルス（Ｓ２１）に基づい
て、１つのテストサイクル内の２つの時刻におけるデー
タストローブ（ＤＣＫ２）の状態を検出する第１のエッ
ジ検出手段（Ｅ２１）と、２つの判定ストローブパルス
（Ｓ２２）を出力する第２のタイミングジェネレータ
（ＴＧ２２）と、２つの判定ストローブパルス（Ｓ２
２）に基づいて、１つのテストサイクル内の２つの時刻
におけるデータの状態を検出する第２のエッジ検出手段
（Ｅ２２）と、データの状態と、データストローブの状
態とに基づいて、データストローブを基準としたデータ
のタイミングの合否を判定する判定手段（Ｊ２２）とを
設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（特にデータ
ストローブ付きＩＣ）を試験するＩＣ測定装置に関す
る。

【０００２】

【従来の技術】図５は、従来のＩＣ測定装置の構成を示
すブロック図であり、図６は、このＩＣ測定装置の動作
を示すタイミングチャートである。まず、ＩＣ測定装置
（Ａ１）は被測定ＩＣ（Ｂ１）にクロック（ＣＫ１）を
供給し、このクロック（ＣＫ１）の周期であるテストサ
イクル（ＴＣ１）に同期するように、被測定ＩＣ（Ｂ
１）を動作させる。

【０００３】被測定ＩＣ（Ｂ１）から出力されたデータ
ストローブ（ＤＣＫ１）の出力タイミングは、ＩＣ測定
装置（Ａ１）内の電圧比較器（Ｖ１１）を介して論理比
較器（ＣＭＰ１１）内のエッジサーチ回路（Ｅ１１）に
入力される。エッジサーチ回路（Ｅ１１）は、タイミン
グジェネレータ（ＴＧ１１）から出力される判定ストロ
ーブパルス（Ｓ１１）のタイミングで、データストロー
ブ（ＤＣＫ１）をラッチする。タイミングジェネレータ
（ＴＧ１１）から出力される判定ストローブパルス（Ｓ
１１）のエッジのタイミングは、時刻Ｔ２１〜Ｔ２２の
範囲内で、テストサイクル（ＴＣ１）毎に、ｎ回変化さ
せられる。すなわち、ｎ回の変化のためには、テストサ
イクル（ＴＣ１）のｎサイクル分の時間が必要になる。

【０００４】論理比較器（ＣＭＰ１１）は、判定ストロ
ーブパルス（Ｓ１１）のエッジのタイミングで、データ
ストローブ（ＤＣＫ１）の状態をラッチし、期待値（Ｋ
１１）と比較する。すなわち、ｎ回、判定ストローブパ
ルス（Ｓ１１）のエッジのタイミングを変化させつつ、
データストローブ（ＤＣＫ１）の状態をラッチし、期待
値（Ｋ１１）と比較する。これにより、データストロー
ブ（ＤＣＫ１）のエッジが出力されるタイミング、すな
わちクロック（ＣＫ１）の立ち上がりエッジが出力され
る時刻Ｔ１１から、データストローブ（ＤＣＫ１）のエ
ッジが出力されるまでの時間を検出する。

【０００５】同様に、判定ストローブ（Ｓ１２）のエッ
ジのタイミングを変化させつつ、データ（Ｄ１１）のエ
ッジが出力されるタイミング、すなわちクロック（ＣＫ
１）の立ち上がりエッジが出力される時刻Ｔ１１から、
データ（Ｄ１１）のエッジが出力されるまでの時間を検
出する。

【０００６】そして、上記の２つの時間の差を求め、被
測定ＩＣ（Ｂ１）のＰＡＳＳ／ＦＡＩＬ判定を行う。

【０００７】

【発明が解決しようとする課題】上述した従来技術で
は、データストローブ（ＤＣＫ１）のエッジが出力され
るタイミングを検出するために、判定ストローブパルス
（Ｓ１１）のエッジのタイミングでデータストローブ
（ＤＣＫ１）の状態をラッチし、期待値（Ｋ１１）と比
較する動作をｎ回繰り返さなければならない。

【０００８】同様に、データ（Ｄ１１）のエッジが出力
されるタイミングを検出するために、判定ストローブパ
ルス（Ｓ１２）のエッジのタイミングでデータ（Ｄ１
１）の状態をラッチし、期待値（Ｋ１２）と比較する動
作をｎ回繰り返さなければならない。

【０００９】さらに、被測定ＩＣ（Ｂ１）から出力され
るデータが、データ（Ｄ１１）のみではなく、データ
（Ｄ１１）、データ（Ｄ１２）、…のように複数ある場
合には、それぞれのデータのタイミングを検出するため
に、上述したｎ回繰り返される比較動作を、さらにデー
タの数だけ繰り返さなければならない。すなわち、デー
タの数がｋである場合には、上述したラッチおよび比較
の動作を、ｋ×ｎ回繰り返さなければならない。

【００１０】すなわち、上述した従来技術には、被測定
ＩＣ（Ｂ１）が出力する被測定データ（データストロー
ブまたはデータ）のタイミングを測定するのに時間がか
かるという問題がある。また、各テストサイクル（ＴＣ
１）に対して、データストローブ（ＤＣＫ１）やデータ
（Ｄ１１）が変動する場合、従来技術では、データスト
ローブ（ＤＣＫ１）やデータ（Ｄ１１）が一番遅い場合
の判定しかできず、各テストサイクルごとの判定ができ
ない。

【００１１】本発明は、上記の問題を解決するためにな
されたもので、被測定ＩＣ（Ｂ１）が出力する被測定デ
ータ（データストローブまたはデータ）のタイミングを
測定するのに時間がかからないＩＣ試験装置を提供する
ものである。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、被測定ＩＣから出力されるデータストローブとデー
タとのタイミングの合否を判定するＩＣ測定装置であっ
て、このＩＣ測定装置のテストサイクルに同期した、時
刻の異なる２つの判定ストローブパルスを出力する第１
のタイミングジェネレータと、この第１のタイミングジ
ェネレータが出力した、時刻の異なる２つの判定ストロ
ーブパルスに基づいて、１つのテストサイクル内の２つ
の時刻におけるデータストローブの状態を検出する第１
のエッジ検出手段と、前記ＩＣ測定装置のテストサイク
ルに同期した、時刻の異なる２つの判定ストローブパル
スを出力する第２のタイミングジェネレータと、この第
２のタイミングジェネレータが出力した、時刻の異なる
２つの判定ストローブパルスに基づいて、１つのテスト
サイクル内の２つの時刻におけるデータの状態を検出す
る第２のエッジ検出手段と、この第２のエッジ検出手段
が検出したデータの状態と、前記第１のエッジ検出手段
が検出したデータストローブの状態とに基づいて、デー
タストローブを基準としたデータのタイミングの合否を
判定する判定手段とを有することを特徴とするＩＣ測定
装置である。

【００１３】請求項２に記載の発明は、前記第１のタイ
ミングジェネレータおよび第２のタイミングジェネレー
タがそれぞれ出力する、２つの判定ストローブパルス間
の時間は、前記被測定ＩＣの規格に応じた時間とされて
いることを特徴とする請求項１に記載のＩＣ測定装置で
ある。

【００１４】請求項３に記載の発明は、前記第１のタイ
ミングジェネレータが出力する判定ストローブパルスの
タイミングと、前記第２のタイミングジェネレータが出
力する判定ストローブパルスのタイミングとの関係は、
前記被測定ＩＣの規格に応じた関係にされていることを
特徴とする請求項１または２に記載のＩＣ測定装置であ
る。

【００１５】請求項４に記載の発明は、前記第２のタイ
ミングジェネレータ、第２のエッジ検出手段および判定
手段を含む回路ブロックを複数有することを特徴とする
請求項１から３のいずれかに記載のＩＣ測定装置であ
る。

【００１６】請求項５に記載の発明は、各回路ブロック
が有する第２のタイミングジェネレータが出力する判定
ストローブパルスどうしの関係は、前記被測定ＩＣの規
格に応じた関係にされていることを特徴とする請求項４
に記載のＩＣ測定装置である。

【００１７】本発明によれば、タイミングジェネレータ
から１組の判定ストローブパルスが出力されると、２つ
のタイミングにおいて被測定データ（データストローブ
またはデータ）の状態が検出される。

【００１８】

【発明の実施の形態】図１は、本発明の一実施形態にお
けるＩＣ測定装置（Ａ２）の構成を示すブロック図であ
る。ＩＣ測定装置（Ａ２）が、被測定ＩＣ（Ｂ２）にク
ロック（ＣＫ２）を送ると、被測定ＩＣ（Ｂ２）は、デ
ータストローブ（ＤＣＫ２）、データ（Ｄ２１）、デー
タ（Ｄ２２）、…、データ（Ｄｘ）を出力する。被測定
ＩＣ（Ｂ２）から出力されたデータストローブ（ＤＣＫ
２）、データ（Ｄ２１）、データ（Ｄ２２）、…、デー
タ（Ｄｘ）は、再度、ＩＣ測定装置（Ａ２）に入力され
る。

【００１９】被測定ＩＣ（Ｂ２）から出力されたデータ
ストローブ（ＤＣＫ２）は、ＩＣ測定装置（Ａ２）内の
電圧比較器（Ｖ２１）を介して、論理比較器（ＣＭＰ２
１）内のエッジサーチ回路（Ｅ２１）に入力される。こ
のエッジサーチ回路（Ｅ２１）には、タイミングジェネ
レータ（ＴＧ２１）が出力する２系統の判定ストローブ
パルス（Ｓ２１）も入力される。すなわち、この判定ス
トローブパルス（Ｓ２１）は、判定ストローブパルス
（Ｓ２１−１）と、判定ストローブパルス（Ｓ２１−
２）とによって構成される。そして、エッジサーチ回路
（Ｅ２１）は、２ビットのエッジ判定結果（Ｒ２１）を
出力する。すなわち、このエッジ判定結果（Ｒ２１）
は、エッジ判定結果（Ｒ２１−１）と、エッジ判定結果
（Ｒ２１−２）とによって構成される。

【００２０】被測定ＩＣ（Ｂ２）から出力されたデータ
（Ｄ２１）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２２）を介して、論理比較器（ＣＭＰ２２）内のエ
ッジサーチ回路（Ｅ２２）に入力される。このエッジサ
ーチ回路（Ｅ２２）には、タイミングジェネレータ（Ｔ
Ｇ２２）が出力する２系統の判定ストローブパルス（Ｓ
２２）も入力される。すなわち、この判定ストローブパ
ルス（Ｓ２２）は、判定ストローブパルス（Ｓ２２−
１）と、判定ストローブパルス（Ｓ２２−２）とによっ
て構成される。そして、エッジサーチ回路（Ｅ２２）
は、２ビットのエッジ判定結果（Ｒ２２）を出力する。
すなわち、このエッジ判定結果（Ｒ２２）は、エッジ判
定結果（Ｒ２２−１）と、エッジ判定結果（Ｒ２２−
２）とによって構成される。

【００２１】エッジ判定結果（Ｒ２２）は、判定制御回
路（Ｊ２２）に入力される。この判定制御回路（Ｊ２
２）には、エッジ判定結果（Ｒ２１）も入力される。そ
して、判定制御回路（Ｊ２２）は、Ｐａｓｓ／Ｆａｉｌ
判定（Ｐ２２）を出力し、出力されたＰａｓｓ／Ｆａｉ
ｌ判定（Ｐ２２）は、ＣＰＵ（Ｃ２）に入力される。

【００２２】被測定ＩＣ（Ｂ２）から出力されたデータ
（Ｄ２２）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２３）を介して、論理比較器（ＣＭＰ２３）内のエ
ッジサーチ回路（Ｅ２３）に入力される。このエッジサ
ーチ回路（Ｅ２３）には、タイミングジェネレータ（Ｔ
Ｇ２３）が出力する２系統の判定ストローブパルス（Ｓ
２３）も入力される。すなわち、この判定ストローブパ
ルス（Ｓ２３）は、判定ストローブパルス（Ｓ２３−
１）と、判定ストローブパルス（Ｓ２３−２）とによっ
て構成される。そして、エッジサーチ回路（Ｅ２３）
は、２ビットのエッジ判定結果（Ｒ２３）を出力する。
すなわち、このエッジ判定結果（Ｒ２３）は、エッジ判
定結果（Ｒ２３−１）と、エッジ判定結果（Ｒ２３−
２）とによって構成される。

【００２３】エッジ判定結果（Ｒ２３）は、判定制御回
路（Ｊ２３）に入力される。この判定制御回路（Ｊ２
３）には、エッジ判定結果（Ｒ２１）も入力される。そ
して、判定制御回路（Ｊ２３）は、Ｐａｓｓ／Ｆａｉｌ
判定（Ｐ２３）を出力し、出力されたＰａｓｓ／Ｆａｉ
ｌ判定（Ｐ２３）は、ＣＰＵ（Ｃ２）に入力される。

【００２４】被測定ＩＣ（Ｂ２）から出力されたデータ
（Ｄ２３、Ｄ２４、…、Ｄｘ）についても、上記と同様
である。

【００２５】図２は、判定制御回路（Ｊ２２）における
入出力の関係を示す表である。なお、判定制御回路（Ｊ
２３、Ｊ２４、…、Ｊｘ）における入出力の関係も、こ
れと同様である。

【００２６】判定制御回路（Ｊ２２）は、データストロ
ーブ（ＤＣＫ２）のエッジ判定結果（Ｒ２１−１、Ｒ２
１−２）と、データ（Ｄ２１）のエッジ判定結果（Ｒ２
２−１、Ｒ２２−２）とを入力し、Ｐａｓｓ／Ｆａｉｌ
判定（Ｐ２２）を出力する。例えば、エッジ判定結果
（Ｒ２１−１）がＨ、エッジ判定結果（Ｒ２１−２）が
Ｌ、エッジ判定結果（Ｒ２２−１）がＨ、エッジ判定結
果（Ｒ２２−２）がＨのとき、ＰＡＳＳ／ＦＡＩＬ判定
（Ｐ２２）はＦａｉｌ（Ｈ）になる。

【００２７】図３は、本実施形態におけるＩＣ測定装置
（Ａ２）の動作を示すタイミングチャートである。ＩＣ
測定装置（Ａ２）が被測定ＩＣ（Ｂ２）にクロック（Ｃ
Ｋ２）を送ると、被測定ＩＣ（Ｂ２）は、データストロ
ーブ（ＤＣＫ２）、データ（Ｄ２１）、データ（Ｄ２
２）、…、データ（Ｄｘ）を出力する。出力されたデー
タストローブ（ＤＣＫ２）、データ（Ｄ２１）、データ
（Ｄ２２）、…、データ（Ｄｘ）が、再度、ＩＣ測定装
置（Ａ２）に入力される。データストローブ（ＤＣＫ
２）、データ（Ｄ２１）、データ（Ｄ２２）、…、デー
タ（Ｄｘ）の立ち上がりエッジが出力されるタイミング
は、テストサイクル（ＴＣ２）内で変化する。

【００２８】まず、データストローブ（ＤＣＫ２）のタ
イミングが測定される動作を説明する。被測定ＩＣ（Ｂ
２）から出力されたデータストローブ（ＤＣＫ２）は、
ＩＣ測定装置（Ａ２）内の電圧比較器（Ｖ２１）を介し
て、論理比較器（ＣＭＰ２１）内のエッジサーチ回路
（Ｅ２１）に取り込まれる。

【００２９】タイミングジェネレータ（ＴＧ２１）から
出力され、エッジサーチ回路（Ｅ２１）に入力される、
２系統の判定ストローブパルス（Ｓ２１）を構成する判
定ストローブパルス（Ｓ２１−１）と、判定ストローブ
パルス（Ｓ２１−２）との立ち上がりエッジのタイミン
グは、期間Ａにおいては、それぞれ、テストサイクル
（ＴＣ２）内の時刻Ｔ４１とＴ４２とに設定される。時
刻Ｔ４１とＴ４２との差の時間は、データストローブ
（ＤＣＫ２）の立ち上がりエッジのタイミングの許容範
囲（規格）とされる。

【００３０】そして、判定ストローブパルス（Ｓ２１−
１、Ｓ２１−２）の立ち上がりエッジのタイミングを、
テストサイクルＴＣ２毎に、少しずつずらしてゆき、デ
ータストローブ（ＤＣＫ２）の立ち上がりエッジを、２
つの判定ストローブパルス（Ｓ２１−１、Ｓ２１−２）
の立ち上がりエッジの間に捕捉する。図３に示した期間
Ａは、データストローブ（ＤＣＫ２）の立ち上がりエッ
ジが、２つの判定ストローブパルス（Ｓ２１−１、Ｓ２
１−２）の立ち上がりエッジの間に捕捉された状態であ
り、期間Ｂは、捕捉されていない状態である。

【００３１】上述した捕捉の具体的な動作を説明する。
エッジサーチ回路（Ｅ２１）は、測定の対象であるデー
タストローブ（ＤＣＫ２）と、２つの判定ストローブパ
ルス（Ｓ２１−１、Ｓ２１−２）とを入力する。そし
て、判定ストローブパルス（Ｓ２１−１）の立ち上がり
エッジを検出したら、この判定ストローブパルス（Ｓ２
１−１）で、データストローブ（ＤＣＫ２）のレベルの
反転をサンプリングし、エッジ判定結果（Ｒ２１−１）
として出力する。また、判定ストローブパルス（Ｓ２１
−２）の立ち上がりエッジを検出したら、この判定スト
ローブパルス（Ｓ２１−２）で、データストローブ（Ｄ
ＣＫ２）のレベルの反転をサンプリングし、エッジ判定
結果（Ｒ２１−２）として出力する。

【００３２】例えば、時刻Ｔ４１における判定ストロー
ブパルス（Ｓ２１−１）の立ち上がりエッジで、データ
ストローブ（ＤＣＫ２）の状態はＬレベルなので、エッ
ジ判定結果（Ｒ２１−１）はＨレベルになる。

【００３３】また、時刻Ｔ４２における判定ストローブ
パルス（Ｓ２１−２）の立ち上がりエッジで、データス
トローブ（ＤＣＫ２）の状態はＨレベルなので、エッジ
判定結果（Ｒ２１−２）はＬレベルになる。

【００３４】エッジサーチ回路（Ｅ２１）は、以上の動
作を、２つの判定ストローブパルス（Ｓ２１−１、Ｓ２
１−２）の立ち上がりエッジ間の時間差を変えずに、両
方の立ち上がりエッジのタイミングを少しずつずらしな
がら行い、エッジ判定結果（Ｒ２１−１）がＨレベル、
エッジ判定結果（Ｒ２１−２）がＬレベルとなるタイミ
ングを探す。

【００３５】具体的には、論理比較器（ＣＭＰ２１）
が、エッジ判定結果（Ｒ２１−１、Ｒ２１−２）を検出
し、エッジ判定結果（Ｒ２１−１）がＨレベル、エッジ
判定結果（Ｒ２１−２）がＬレベルになったら、ＣＰＵ
（Ｃ２）に送るＰａｓｓ／Ｆａｉｌ判定（Ｐ２１）をＰ
ａｓｓ（Ｌ）にする。なお、これ以外の場合には、Ｐａ
ｓｓ／Ｆａｉｌ判定（Ｐ２１）はＦａｉｌ（Ｈ）とす
る。

【００３６】データ（Ｄ２１）が入力されるエッジサー
チ回路（Ｅ２２）の動作も、上述したエッジサーチ回路
（Ｅ２１）と同様である。ただし、エッジサーチ回路
（Ｅ２１）に入力される判定ストローブパルス（Ｓ２
１）のタイミングと、エッジサーチ回路（Ｅ２２）に入
力される判定ストローブパルス（Ｓ２２）のタイミング
との関係は、被測定ＩＣ（Ｂ２）の規格によって定まる
所定の関係とされる。

【００３７】エッジサーチ回路（Ｅ２２）が出力するエ
ッジ判定結果（Ｒ２２−１、Ｒ２２−２）は、判定制御
回路（Ｊ２２）に入力される。判定制御回路（Ｊ２２）
には、さらに、前述したエッジ判定結果（Ｒ２１−１、
Ｒ２１−２）も入力される。判定制御回路（Ｊ２２）
は、これらの４つの入力に基づいて、データストローブ
（ＤＣＫ２）の立ち上がりエッジを基準とした、データ
（Ｄ２１）の立ち上がりエッジのタイミングが許容範囲
（規格）内であるか否かを判定し、Ｐａｓｓ／Ｆａｉｌ
判定（Ｐ２２）をＣＰＵ（Ｃ２）へ出力する。判定制御
回路（Ｊ２２）における入出力の関係は、図２に示した
通りである。

【００３８】図２に示したように、エッジ判定結果（Ｒ
２１−１）がＨ、エッジ判定結果（Ｒ２１−２）がＬ、
エッジ判定結果（Ｒ２２−１）がＨ、エッジ判定結果
（Ｒ２２−２）がＬのとき、Ｐａｓｓ／Ｆａｉｌ判定
（Ｐ２２）はＰａｓｓ（Ｌ）となる。

【００３９】エッジ判定結果（Ｒ２１−１）およびエッ
ジ判定結果（Ｒ２１−２）の両方がＨの場合と、エッジ
判定結果（Ｒ２１−１）およびエッジ判定結果（Ｒ２１
−２）の両方がＬの場合とは、データストローブ（ＤＣ
Ｋ２）が捕捉されていない状態であるが、Ｐａｓｓ／Ｆ
ａｉｌ判定（Ｐ２２）はＰａｓｓ（Ｌ）となる。ただ
し、これらの場合には、前述したＰａｓｓ／Ｆａｉｌ判
定（Ｐ２１）がＦａｉｌ（Ｈ）なので、ＣＰＵ（Ｃ２）
は、データストローブ（ＤＣＫ２）が捕捉されていない
状態であることを認識できる。

【００４０】上述した３つの場合以外の場合には、Ｐａ
ｓｓ／Ｆａｉｌ判定（Ｐ２２）はＦａｉｌ（Ｈ）とな
る。すなわち、エッジ判定結果（Ｒ２１−１）がＨ、エ
ッジ判定結果（Ｒ２１−２）がＬ、エッジ判定結果（Ｒ
２２−１）がＨ、エッジ判定結果（Ｒ２２−２）がＬの
場合を第１の場合とし、エッジ判定結果（Ｒ２１−１）
およびエッジ判定結果（Ｒ２１−２）の両方がＨの場合
を第２の場合とし、エッジ判定結果（Ｒ２１−１）およ
びエッジ判定結果（Ｒ２１−２）の両方がＬの場合を第
３の場合とすると、第１、第２、第３の場合以外の場合
には、Ｐａｓｓ／Ｆａｉｌ判定（Ｐ２２）はＦａｉｌ
（Ｈ）となる。

【００４１】なお、エッジサーチ回路（Ｅ２３、Ｅ２
４、…、Ｅｘ）および判定制御回路（Ｊ２３、Ｊ２４、
…、Ｊｘ）における動作も、上記のエッジサーチ回路
（Ｅ２２）および判定制御回路（Ｊ２２）における動作
と同様である。

【００４２】図４は、図３に示した期間Ａ、Ｂにおけ
る、データストローブ（ＤＣＫ２）を基準とするデータ
（Ｄ２１、Ｄ２２）のタイミングの判定結果、すなわち
Ｐａｓｓ／Ｆａｉｌ判定（Ｐ２２、Ｐ２３）を示す表で
ある。

【００４３】例えば、期間Ａのデータ（Ｄ２１）につい
ては、データストローブ（ＤＣＫ２）のエッジ判定結果
（Ｒ２１−１）がＨ、エッジ判定結果（Ｒ２１−２）が
Ｌ、データ（Ｄ１）のエッジ判定結果（Ｒ２２−１）が
Ｈ、エッジ判定結果（Ｒ２２−２）がＬなので、Ｐａｓ
ｓ／Ｆａｉｌ判定（Ｐ２２）はＰａｓｓ（Ｌ）となる。

【００４４】また、期間Ａのデータ（Ｄ２２）について
は、データストローブ（ＤＣＫ２）のエッジ判定結果
（Ｒ２１−１）がＨ、エッジ判定結果（Ｒ２１−２）が
Ｌ、データ（Ｄ２）のエッジ判定結果（Ｒ２３−１）が
Ｈ、エッジ判定結果（Ｒ２３−２）もＨなので、Ｐａｓ
ｓ／Ｆａｉｌ判定（Ｐ２３）はＦａｉｌ（Ｈ）となる。

【００４５】以上の動作により、データストローブ（Ｄ
ＣＫ２）を基準としたデータ（Ｄ２１、Ｄ２２、…、Ｄ
ｘ）のタイミングが、許容範囲（規格）内にあるか否か
を、１テストサイクル内で判定することができる。

【００４６】なお、データストローブ（ＤＣＫ２）を基
準とする代わりに、判定ストローブパルス（Ｓ２１−１
等）を基準としたタイミングを判定することも可能であ
り、例えば、判定ストローブパルス（Ｓ２１−１）の立
ち上がりエッジの時刻Ｔ４１を基準としたタイミングを
判定することも可能である。

【００４７】また、判定ストローブパルス（Ｓ２２、Ｓ
２３、…、Ｓｘ）どうしのタイミングを、被測定ＩＣ
（Ｂ２）の規格によって定まる所定の関係とすれば、デ
ータ（Ｄ２１、Ｄ２２、…、Ｄｘ）のタイミングを同時
に判定することもできる。

【００４８】

【発明の効果】本発明によれば、被測定ＩＣ（特にデー
タストローブ付きＩＣ）が出力する被測定データ（デー
タストローブまたはデータ）のタイミングを測定する際
に、１つのテストサイクル内の２つの時刻における被測
定データの状態を、１テストサイクルの期間内で検出す
ることができるので、被測定データのタイミングを高速
で測定することができ、測定時間を大幅に短縮すること
ができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態におけるＩＣ測定装置
（Ａ２）の構成を示すブロック図である。

【図２】 判定制御回路（Ｊ２２）における入出力の関
係を示す表である。

【図３】 本発明の一実施形態におけるＩＣ測定装置
（Ａ２）の動作を示すタイミングチャートである。

【図４】 図３に示した期間Ａ、Ｂにおける、データス
トローブ（ＤＣＫ２）を基準とするデータ（Ｄ２１、Ｄ
２２）のタイミングの判定結果を示す表である。

【図５】 従来のＩＣ測定装置の構成を示すブロック図
である。

【図６】 従来のＩＣ測定装置の動作を示すタイミング
チャートである。

【符号の説明】

Ａ１、Ａ２ ＩＣ測定装置 Ｂ１、Ｂ２ 被測定ＩＣ Ｃ１、Ｃ２ ＣＰＵ ＴＧ１１、ＴＧ１２，ＴＧ１３、…、ＴＧｍ タイミン
グジェネレータ ＴＧ２１ タイミングジェネレータ（第１のタイミング
ジェネレータ） ＴＧ２２ タイミングジェネレータ（第２のタイミング
ジェネレータ） ＴＧ２３〜ＴＧｘ タイミングジェネレータ Ｓ１１、Ｓ１２、Ｓ１３、…、Ｓｍ 判定ストローブパ
ルス Ｓ２１、Ｓ２２、Ｓ２３、…、Ｓｘ 判定ストローブパ
ルス ＣＭＰ１１、ＣＭＰ１２、ＣＭＰ１３、…、ＣＭＰｍ
論理比較器 ＣＭＰ２１、ＣＭＰ２２、ＣＭＰ２３、…、ＣＭＰｘ
論理比較器 Ｅ１１、Ｅ１２、Ｅ１３、…、Ｅｍ エッジサーチ回路 Ｅ２１ エッジサーチ回路（第１のエッジ検出手段） Ｅ２２ エッジサーチ回路（第２のエッジ検出手段） Ｅ２３〜Ｅｘ エッジサーチ回路 Ｊ２２ 判定制御回路（判定手段） Ｊ２３〜Ｊｘ 判定制御回路 Ｖ１１、Ｖ１２、Ｖ１３、…、Ｖｍ 電圧比較器 Ｖ２１、Ｖ２２、Ｖ２３、…、Ｖｘ 電圧比較器 ＣＫ１、ＣＫ２ クロック ＤＣＫ１、ＤＣＫ２ データストローブ Ｄ１１、Ｄ１２、…、Ｄｍ データ Ｄ２１、Ｄ２２、…、Ｄｘ データ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣから出力されるデータストロ
   ーブとデータとのタイミングの合否を判定するＩＣ測定
   装置であって、 このＩＣ測定装置のテストサイクルに同期した、時刻の
   異なる２つの判定ストローブパルスを出力する第１のタ
   イミングジェネレータと、 この第１のタイミングジェネレータが出力した、時刻の
   異なる２つの判定ストローブパルスに基づいて、１つの
   テストサイクル内の２つの時刻におけるデータストロー
   ブの状態を検出する第１のエッジ検出手段と、 前記ＩＣ測定装置のテストサイクルに同期した、時刻の
   異なる２つの判定ストローブパルスを出力する第２のタ
   イミングジェネレータと、 この第２のタイミングジェネレータが出力した、時刻の
   異なる２つの判定ストローブパルスに基づいて、１つの
   テストサイクル内の２つの時刻におけるデータの状態を
   検出する第２のエッジ検出手段と、 この第２のエッジ検出手段が検出したデータの状態と、
   前記第１のエッジ検出手段が検出したデータストローブ
   の状態とに基づいて、データストローブを基準としたデ
   ータのタイミングの合否を判定する判定手段とを有する
   ことを特徴とするＩＣ測定装置。
2. 【請求項２】 前記第１のタイミングジェネレータおよ
   び第２のタイミングジェネレータがそれぞれ出力する、
   ２つの判定ストローブパルス間の時間は、前記被測定Ｉ
   Ｃの規格に応じた時間とされていることを特徴とする請
   求項１に記載のＩＣ測定装置。
3. 【請求項３】 前記第１のタイミングジェネレータが出
   力する判定ストローブパルスのタイミングと、前記第２
   のタイミングジェネレータが出力する判定ストローブパ
   ルスのタイミングとの関係は、前記被測定ＩＣの規格に
   応じた関係とされていることを特徴とする請求項１また
   は２に記載のＩＣ測定装置。
4. 【請求項４】 前記第２のタイミングジェネレータ、第
   ２のエッジ検出手段および判定手段を含む回路ブロック
   を複数有することを特徴とする請求項１から３のいずれ
   かに記載のＩＣ測定装置。
5. 【請求項５】 各回路ブロックが有する第２のタイミン
   グジェネレータが出力する判定ストローブパルスどうし
   の関係は、前記被測定ＩＣの規格に応じた関係とされて
   いることを特徴とする請求項４に記載のＩＣ測定装置。