JPH09119963A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH09119963A JPH09119963A JP7277478A JP27747895A JPH09119963A JP H09119963 A JPH09119963 A JP H09119963A JP 7277478 A JP7277478 A JP 7277478A JP 27747895 A JP27747895 A JP 27747895A JP H09119963 A JPH09119963 A JP H09119963A
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Abstract
(57)【要約】
【課題】 各ＤＵＴごとに並行して伝搬遅延時間のバイ
ナリサーチが可能で、かつ経済的な装置を提供する。 【解決手段】 比較タイミング遅延回路１１に各ＤＵＴ
ごとに可変遅延回路ＤＬ２−１，ＤＬ２−２を設け、そ
れぞれに設定するバイナリサーチに必要な遅延データの
重み係数は例えば論理ゲートで構成したバイナリサーチ
ブロックＢＳ１，ＢＳ２から与えられる。該ブロックで
は、ＤＵＴ１，２のＰass ／Ｆail 信号Ｓ１及びＳ２に
基づいて、ｉ−１回目の測定でＦail →Ｐass の変化が
無ければ、ｉ回目の測定では重み係数を１／２i-1 だけ
増し、上記変化が有れば、同量だけ減少させる。演算器
ＡＬＵ２−１ａ、ＡＬＵ２−２ａはそれぞれ制御部６よ
り供給される初回の各遅延データτ1 と重み係数とから
バイナリサーチに必要な遅延データを演算する。
ナリサーチが可能で、かつ経済的な装置を提供する。 【解決手段】 比較タイミング遅延回路１１に各ＤＵＴ
ごとに可変遅延回路ＤＬ２−１，ＤＬ２−２を設け、そ
れぞれに設定するバイナリサーチに必要な遅延データの
重み係数は例えば論理ゲートで構成したバイナリサーチ
ブロックＢＳ１，ＢＳ２から与えられる。該ブロックで
は、ＤＵＴ１，２のＰass ／Ｆail 信号Ｓ１及びＳ２に
基づいて、ｉ−１回目の測定でＦail →Ｐass の変化が
無ければ、ｉ回目の測定では重み係数を１／２i-1 だけ
増し、上記変化が有れば、同量だけ減少させる。演算器
ＡＬＵ２−１ａ、ＡＬＵ２−２ａはそれぞれ制御部６よ
り供給される初回の各遅延データτ1 と重み係数とから
バイナリサーチに必要な遅延データを演算する。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣ試験装置に関
し、特に伝搬遅延時間を測定する時間の短縮に係わる。
し、特に伝搬遅延時間を測定する時間の短縮に係わる。
【０００２】
（１）被試験ＩＣ（以下ＤＵＴと言う）を１個ずつ測定
するタイプのＩＣ試験装置における伝搬遅延時間の測定
について図２を参照して説明する。ＤＵＴに対する試験
パターンデータは全てメモリ１に格納されている。メモ
リ１のデータに基づいてパターン発生器２よりＤＵＴに
与える試験信号が基準クロック発生器３の基準クロック
ＣＬＫに同期して発生され、可変遅延回路ＤＬ１及びＳ
Ｋ１より成るＤＵＴ入力遅延回路１０を通ってＤＵＴ４
の入力端子ｉに供給される。
するタイプのＩＣ試験装置における伝搬遅延時間の測定
について図２を参照して説明する。ＤＵＴに対する試験
パターンデータは全てメモリ１に格納されている。メモ
リ１のデータに基づいてパターン発生器２よりＤＵＴに
与える試験信号が基準クロック発生器３の基準クロック
ＣＬＫに同期して発生され、可変遅延回路ＤＬ１及びＳ
Ｋ１より成るＤＵＴ入力遅延回路１０を通ってＤＵＴ４
の入力端子ｉに供給される。
【０００３】基準クロック発生器３の基準クロックＣＬ
Ｋは可変遅延回路ＤＬ２及びＳＫ２より成る比較タイミ
ング遅延回路１１を通って、ストローブ信号ＳＴＲＢと
してＤ形フリップフロップ回路（以下ＤＦ／Ｆと言う）
５のクロック端子に供給される。可変遅延回路ＤＬ１，
ＳＫ１，ＤＬ２，ＳＫ２は制御部６によるプログラム制
御によって遅延量が設定される。可変遅延回路ＤＬ１，
ＤＬ２はユーザプログラムの中でＤＵＴに対して時間位
相を定義できる遅延回路である。可変遅延回路ＳＫ１，
ＳＫ２は、ＤＬ１やＤＬ２等のハードウエアが周囲温度
変化や時間経過によって遅延量が変動するので、ＤＵＴ
に対する位相が所定値になるように補正する、つまりハ
ードウエアを校正する回路である。
Ｋは可変遅延回路ＤＬ２及びＳＫ２より成る比較タイミ
ング遅延回路１１を通って、ストローブ信号ＳＴＲＢと
してＤ形フリップフロップ回路（以下ＤＦ／Ｆと言う）
５のクロック端子に供給される。可変遅延回路ＤＬ１，
ＳＫ１，ＤＬ２，ＳＫ２は制御部６によるプログラム制
御によって遅延量が設定される。可変遅延回路ＤＬ１，
ＤＬ２はユーザプログラムの中でＤＵＴに対して時間位
相を定義できる遅延回路である。可変遅延回路ＳＫ１，
ＳＫ２は、ＤＬ１やＤＬ２等のハードウエアが周囲温度
変化や時間経過によって遅延量が変動するので、ＤＵＴ
に対する位相が所定値になるように補正する、つまりハ
ードウエアを校正する回路である。
【０００４】ＤＵＴ４の出力は、ＤＦ／Ｆ５に入力さ
れ、その出力は不一致回路(Exclusive−ＯＲ回路；Ｅｘ
−ＯＲとも言う）７に入力され、メモリ１より供給され
る期待値データＳ＝“１”と比較される。不一致回路７
の出力はＤＦ／Ｆ８に入力される。Ｃ点の出力が“Ｌ”
または“Ｈ”のとき、期待値“１”とそれぞれ不一致ま
たは一致であるので、Ｅ点は“Ｈ”または“Ｌ”で、Ｆ
点は“Ｈ”または“Ｌ”でＦail(フェイル）またはＰas
s （パス）となる。
れ、その出力は不一致回路(Exclusive−ＯＲ回路；Ｅｘ
−ＯＲとも言う）７に入力され、メモリ１より供給され
る期待値データＳ＝“１”と比較される。不一致回路７
の出力はＤＦ／Ｆ８に入力される。Ｃ点の出力が“Ｌ”
または“Ｈ”のとき、期待値“１”とそれぞれ不一致ま
たは一致であるので、Ｅ点は“Ｈ”または“Ｌ”で、Ｆ
点は“Ｈ”または“Ｌ”でＦail(フェイル）またはＰas
s （パス）となる。
【０００５】なお、ＤＦ／Ｆ５に供給されるストローブ
信号は遅延回路ＤＬ３によって、不一致回路７及びその
入出力信号線の伝搬遅延時間の和＋αの遅延量だけ遅延
されてＤＦ／Ｆ８のクロック端子に供給される。以下
に、ＤＵＴ４が仮に６nsの伝搬遅延時間をもち、期待値
を“１”とした場合の測定方法について図３を参照して
説明する。簡単にするためパターン発生器２の信号通過
時間、並びにＤＬ１，ＳＫ１の設定遅延量及び信号通過
時間をゼロと仮定する。Ｐ点の基準クロックの出力タイ
ミングに同期してＬ（０）→Ｈ（１）に変化する試験信
号がパターン発生器２よりＡ点に印加される。その試験
信号はＤＵＴで６ns遅れてＢ点に出力される。
信号は遅延回路ＤＬ３によって、不一致回路７及びその
入出力信号線の伝搬遅延時間の和＋αの遅延量だけ遅延
されてＤＦ／Ｆ８のクロック端子に供給される。以下
に、ＤＵＴ４が仮に６nsの伝搬遅延時間をもち、期待値
を“１”とした場合の測定方法について図３を参照して
説明する。簡単にするためパターン発生器２の信号通過
時間、並びにＤＬ１，ＳＫ１の設定遅延量及び信号通過
時間をゼロと仮定する。Ｐ点の基準クロックの出力タイ
ミングに同期してＬ（０）→Ｈ（１）に変化する試験信
号がパターン発生器２よりＡ点に印加される。その試験
信号はＤＵＴで６ns遅れてＢ点に出力される。
【０００６】 １回目の測定では、ＤＬ２に遅延量τ
1 ＝１０nsを設定する。従って、Ｄ点のＣＬＫはＰ点の
それより１０ns遅れ、それによりＣ点の出力はＡ点の試
験信号より１０ns遅れて“０”→“１”と変化し、不一
致回路７の出力側のＥ点では“１”→“０”と変化し、
それとほゞ同時にＦ点の出力は“１”(Fail)→“０”(P
ass)と変化する。
1 ＝１０nsを設定する。従って、Ｄ点のＣＬＫはＰ点の
それより１０ns遅れ、それによりＣ点の出力はＡ点の試
験信号より１０ns遅れて“０”→“１”と変化し、不一
致回路７の出力側のＥ点では“１”→“０”と変化し、
それとほゞ同時にＦ点の出力は“１”(Fail)→“０”(P
ass)と変化する。
【０００７】 １回目の測定タイミングで、Ｆ点にＦ
ail →Ｐass と変化する信号が得られたので、２回目の
測定では、ＤＬ２の遅延量をτ2 ＝τ1 −τ1 ／２＝１
０ns−５ns＝５nsに減少させる。従って、Ｄ点のＣＬＫ
はＰ点のそれより５ns遅れて入力する。その時点ではＢ
点の出力は“Ｌ”のままであるので、Ｃ点（ＤＦ／Ｆ５
の出力側）の出力は継続して“Ｌ”とされる。Ｅ点及び
Ｆ点においてもそれぞれ継続して“Ｈ”（不一致）及び
“Ｈ”(Fail)となる。
ail →Ｐass と変化する信号が得られたので、２回目の
測定では、ＤＬ２の遅延量をτ2 ＝τ1 −τ1 ／２＝１
０ns−５ns＝５nsに減少させる。従って、Ｄ点のＣＬＫ
はＰ点のそれより５ns遅れて入力する。その時点ではＢ
点の出力は“Ｌ”のままであるので、Ｃ点（ＤＦ／Ｆ５
の出力側）の出力は継続して“Ｌ”とされる。Ｅ点及び
Ｆ点においてもそれぞれ継続して“Ｈ”（不一致）及び
“Ｈ”(Fail)となる。
【０００８】 ２回目の測定タイミングではＦ点にお
いてＦail →Ｐass と変化する出力が得られないので、
３回目の測定ではＤＬ２の遅延量をτ3 ＝τ2 ＋τ1 ／
２2＝7.５nsに増加される。Ｄ点のＣＬＫはＰ点のそれ
に対してτ3 だけ遅れ、その遅れた時点でＣ，Ｅ，Ｆの
各点の信号はそれぞれ“０”→“１”，“Ｈ”→
“Ｌ”，Ｆail →Ｐass と変化する。
いてＦail →Ｐass と変化する出力が得られないので、
３回目の測定ではＤＬ２の遅延量をτ3 ＝τ2 ＋τ1 ／
２2＝7.５nsに増加される。Ｄ点のＣＬＫはＰ点のそれ
に対してτ3 だけ遅れ、その遅れた時点でＣ，Ｅ，Ｆの
各点の信号はそれぞれ“０”→“１”，“Ｈ”→
“Ｌ”，Ｆail →Ｐass と変化する。
【０００９】以上述べた１回目から３回目までのＤＬ２
の遅延量τi とＦ点のＦail/Ｐass信号のみを取り出し
て図４に示す。 ３回目の測定で、Ｐ点のＣＬＫよりτ3 だけ遅れた
タイミングでＦ点にＦail →Ｐass と変化する信号が得
られたので、４回目の測定ではＤＬ２の遅延量をτ4 ＝
τ3 −τ1 ／２3 ＝6.２５nsに減少させる。このτ4 だ
け遅れたタイミングにおいてもＢ点の信号は既に“Ｌ”
→“Ｈ”に変化しているので、その時点でＦ点の出力は
Ｆail →Ｐass と変化する（図４のＦ−４）。
の遅延量τi とＦ点のＦail/Ｐass信号のみを取り出し
て図４に示す。 ３回目の測定で、Ｐ点のＣＬＫよりτ3 だけ遅れた
タイミングでＦ点にＦail →Ｐass と変化する信号が得
られたので、４回目の測定ではＤＬ２の遅延量をτ4 ＝
τ3 −τ1 ／２3 ＝6.２５nsに減少させる。このτ4 だ
け遅れたタイミングにおいてもＢ点の信号は既に“Ｌ”
→“Ｈ”に変化しているので、その時点でＦ点の出力は
Ｆail →Ｐass と変化する（図４のＦ−４）。
【００１０】 ５回目の測定では、ＤＬ２の遅延量を
τ5 ＝τ4 −τ1 ／２4 ＝5.６２５nsに減少させる。Ｐ
点のＣＬＫよりτ5 だけ遅れたタイミングではＢ点の出
力は未だ“Ｌ”のままであるので、Ｆ点の出力はＦail
のまま変化しない（図４のＦ−５）。 ６回目の測定では、ＤＬ２の遅延量をτ6 ＝τ5 ＋
τ1 ／２5 ＝5.９３７５nsに増加させる。これだけ遅れ
たタイミングでもＢ点の出力は“Ｌ”のままであるの
で、Ｆ点の出力はＦail のままである（図４のＦ−
６）。
τ5 ＝τ4 −τ1 ／２4 ＝5.６２５nsに減少させる。Ｐ
点のＣＬＫよりτ5 だけ遅れたタイミングではＢ点の出
力は未だ“Ｌ”のままであるので、Ｆ点の出力はＦail
のまま変化しない（図４のＦ−５）。 ６回目の測定では、ＤＬ２の遅延量をτ6 ＝τ5 ＋
τ1 ／２5 ＝5.９３７５nsに増加させる。これだけ遅れ
たタイミングでもＢ点の出力は“Ｌ”のままであるの
で、Ｆ点の出力はＦail のままである（図４のＦ−
６）。
【００１１】 ７回目の測定では、ＤＬ２の遅延量を
τ7 ＝τ6 ＋τ1 ／２6 ＝6.０９３７５nsに増加させ
る。Ｐ点のＣＬＫよりτ7 だけ遅れたタイミングで、Ｂ
点の出力は既に“Ｌ”→“Ｈ”と変化しているので、Ｆ
点の出力はＦail →Ｐass と変化する。このようにｉ−
１回目の測定でＦ点の出力がＦail →Ｐass と変化する
か、Ｆail →Ｆail となり変化しないかによってｉ回目
の測定では、ＤＬ２の遅延量をバイナリ状にτ1 ／２
i-1 nsだけ減少させたり、増加させたりして最小測定分
解能におけるＦail →Ｐass の変化点を求める。このよ
うにＦail →Ｐass の変化点のタイミングをバイナリ状
に追い込みながら測定することをバイナリサーチと呼ん
でいる。
τ7 ＝τ6 ＋τ1 ／２6 ＝6.０９３７５nsに増加させ
る。Ｐ点のＣＬＫよりτ7 だけ遅れたタイミングで、Ｂ
点の出力は既に“Ｌ”→“Ｈ”と変化しているので、Ｆ
点の出力はＦail →Ｐass と変化する。このようにｉ−
１回目の測定でＦ点の出力がＦail →Ｐass と変化する
か、Ｆail →Ｆail となり変化しないかによってｉ回目
の測定では、ＤＬ２の遅延量をバイナリ状にτ1 ／２
i-1 nsだけ減少させたり、増加させたりして最小測定分
解能におけるＦail →Ｐass の変化点を求める。このよ
うにＦail →Ｐass の変化点のタイミングをバイナリ状
に追い込みながら測定することをバイナリサーチと呼ん
でいる。
【００１２】なお上記では、ＤＵＴの信号立上がり時の
遅延時間を測定する場合を述べたが、信号立下がり時の
遅延時間を測定する場合には、ｉ−１回目の測定でＦ点
の出力がＰass →Ｆail と変化するか、Ｐass →Ｐass
となって変化しないかによってｉ回目の測定では上記値
だけ減少させたり、増加させたりする。比較器９の出力
側のＲＳフリップフロップ回路Ｆ／Ｆのリセット端子に
は、毎回の測定のスタート時に制御部６から初期化信号
Ｓr が与えられ、リッセトされている。しかしＦail 信
号によりセットされ、その出力はＨとなる。
遅延時間を測定する場合を述べたが、信号立下がり時の
遅延時間を測定する場合には、ｉ−１回目の測定でＦ点
の出力がＰass →Ｆail と変化するか、Ｐass →Ｐass
となって変化しないかによってｉ回目の測定では上記値
だけ減少させたり、増加させたりする。比較器９の出力
側のＲＳフリップフロップ回路Ｆ／Ｆのリセット端子に
は、毎回の測定のスタート時に制御部６から初期化信号
Ｓr が与えられ、リッセトされている。しかしＦail 信
号によりセットされ、その出力はＨとなる。
【００１３】（２−１）次に同時に２個のＤＵＴの伝搬
遅延時間を測定するＩＣ試験装置を図５を参照して説明
する。図５には図２と対応する部分に同じ符号を付けて
示し、重複説明を省略する。この場合には、可変遅延回
路ＳＫ１，ＳＫ２及び比較器９がそれぞれ２チャンネル
分設けられるので、添字１，２を付けて区別する。遅延
時間測定の前に行われるファンクション試験（機能試
験）では、ＤＵＴ４−１，４−２に同一タイミングにて
波形を印加し、個々のＤＵＴの出力信号が比較器９−
１，９−２において期待値Ｓ＝“１”と論理比較され、
一致のときＦ−１，Ｆ−２点の出力は“Ｌ”でＰass ，
“Ｈ”でＦail となる。マスク信号ＭＫ１，ＭＫ２は
“Ｈ”とされているので、Ｐass ／Ｆail 信号はＡＮＤ
１，ＡＮＤ２を介してＯＲ回路の出力にＴotal−Ｐass
／Ｆail 信号が得られる。
遅延時間を測定するＩＣ試験装置を図５を参照して説明
する。図５には図２と対応する部分に同じ符号を付けて
示し、重複説明を省略する。この場合には、可変遅延回
路ＳＫ１，ＳＫ２及び比較器９がそれぞれ２チャンネル
分設けられるので、添字１，２を付けて区別する。遅延
時間測定の前に行われるファンクション試験（機能試
験）では、ＤＵＴ４−１，４−２に同一タイミングにて
波形を印加し、個々のＤＵＴの出力信号が比較器９−
１，９−２において期待値Ｓ＝“１”と論理比較され、
一致のときＦ−１，Ｆ−２点の出力は“Ｌ”でＰass ，
“Ｈ”でＦail となる。マスク信号ＭＫ１，ＭＫ２は
“Ｈ”とされているので、Ｐass ／Ｆail 信号はＡＮＤ
１，ＡＮＤ２を介してＯＲ回路の出力にＴotal−Ｐass
／Ｆail 信号が得られる。
【００１４】Ｔotal−Ｐass の場合は次の遅延時間測定
に移行するが、Ｔotal−Ｆail の場合は、個々のＤＵＴ
のＰass ／Ｆail 信号であるＳ１，Ｓ２よりＦail のＤ
ＵＴを識別し、Ｆail のＤＵＴは次の遅延時間の測定は
行わないため除かれる。図５の試験装置で、図３，図４
で説明したようなバイナリサーチを行い、ＤＵＴ１，２
のＰass ／Ｆail 信号Ｓ１，Ｓ２が一致している間は、
分解能をどんどん下げて測定を進める。もしＳ１，Ｓ２
が不一致となったら、一方のマスク信号ＭＫのみ“Ｌ”
にして、他方のＤＵＴの測定を継続して解を得、次に他
方のマスク信号のみを“Ｌ”にして、一方のＤＵＴの測
定を継続して解を得る。
に移行するが、Ｔotal−Ｆail の場合は、個々のＤＵＴ
のＰass ／Ｆail 信号であるＳ１，Ｓ２よりＦail のＤ
ＵＴを識別し、Ｆail のＤＵＴは次の遅延時間の測定は
行わないため除かれる。図５の試験装置で、図３，図４
で説明したようなバイナリサーチを行い、ＤＵＴ１，２
のＰass ／Ｆail 信号Ｓ１，Ｓ２が一致している間は、
分解能をどんどん下げて測定を進める。もしＳ１，Ｓ２
が不一致となったら、一方のマスク信号ＭＫのみ“Ｌ”
にして、他方のＤＵＴの測定を継続して解を得、次に他
方のマスク信号のみを“Ｌ”にして、一方のＤＵＴの測
定を継続して解を得る。
【００１５】（２−２）図６の測定装置では、図５のＤ
ＵＴ入力遅延回路１０の代わりにＤＵＴごとに設けた２
個の可変遅延回路ＤＬ１−１，ＤＬ１−２と２個の演算
器ＡＬＵ１−１，ＡＬＵ１−２で構成した回路を用い、
また図５の比較タイミング遅延回路１１の代わりに可変
遅延回路ＤＬ２−１，ＤＬ２−２と演算器ＡＬＵ２−
１，ＡＬＵ２−２で構成した回路を用いている。図５の
可変遅延回路ＳＫ１−１，ＳＫ１−２；ＳＫ２−１，Ｓ
Ｋ２−２に設定する遅延量と対応するデータが制御部６
からデータＤ1 ，Ｄ2 ；Ｄ4 ，Ｄ5 として演算器ＡＬＵ
１−１，ＡＬＵ１−２；ＡＬＵ２−１，ＡＬＵ２−２に
それぞれ与えられる。また図５の可変遅延回路ＤＬ１に
設定する遅延量に対応するデータが制御部６からデータ
Ｄ3 として演算器ＡＬＵ１−１，ＡＬＵ１−２に共通に
与えられる。演算器ＡＬＵ１−１，ＡＬＵ１−２；ＡＬ
Ｕ２−１，ＡＬＵ２−２は２つの入力データを加算し
て、その加算したデータで対応する可変遅延回路の遅延
量を制御する。
ＵＴ入力遅延回路１０の代わりにＤＵＴごとに設けた２
個の可変遅延回路ＤＬ１−１，ＤＬ１−２と２個の演算
器ＡＬＵ１−１，ＡＬＵ１−２で構成した回路を用い、
また図５の比較タイミング遅延回路１１の代わりに可変
遅延回路ＤＬ２−１，ＤＬ２−２と演算器ＡＬＵ２−
１，ＡＬＵ２−２で構成した回路を用いている。図５の
可変遅延回路ＳＫ１−１，ＳＫ１−２；ＳＫ２−１，Ｓ
Ｋ２−２に設定する遅延量と対応するデータが制御部６
からデータＤ1 ，Ｄ2 ；Ｄ4 ，Ｄ5 として演算器ＡＬＵ
１−１，ＡＬＵ１−２；ＡＬＵ２−１，ＡＬＵ２−２に
それぞれ与えられる。また図５の可変遅延回路ＤＬ１に
設定する遅延量に対応するデータが制御部６からデータ
Ｄ3 として演算器ＡＬＵ１−１，ＡＬＵ１−２に共通に
与えられる。演算器ＡＬＵ１−１，ＡＬＵ１−２；ＡＬ
Ｕ２−１，ＡＬＵ２−２は２つの入力データを加算し
て、その加算したデータで対応する可変遅延回路の遅延
量を制御する。
【００１６】既に説明したようにＤＵＴの伝搬遅延時間
をバイナリサーチする場合には、比較タイミング遅延回
路１１の可変遅延回路ＤＬ２−１，ＤＬ２−２に演算器
を介して共通に与える遅延設定データＤ6 をバイナリ状
に変化させる。図５の装置と同様にＤＵＴ１及び２のＰ
ass ／Ｆail 信号Ｓ１とＳ２が一致している間はＤＵＴ
１，２に対し同時にバイナリサーチを行い、不一致が生
じた場合には一方をマスクして１個ずつバイナリサーチ
を行う。
をバイナリサーチする場合には、比較タイミング遅延回
路１１の可変遅延回路ＤＬ２−１，ＤＬ２−２に演算器
を介して共通に与える遅延設定データＤ6 をバイナリ状
に変化させる。図５の装置と同様にＤＵＴ１及び２のＰ
ass ／Ｆail 信号Ｓ１とＳ２が一致している間はＤＵＴ
１，２に対し同時にバイナリサーチを行い、不一致が生
じた場合には一方をマスクして１個ずつバイナリサーチ
を行う。
【００１７】（２−３）上述のように、バイナリサーチ
を１個ずつ行うと測定時間が長くなるので、各ＤＵＴに
対して並行してバイナリサーチを行えるようしにしたの
が図７の装置である。即ち、図７の比較タイミング遅延
回路１１では、可変遅延回路ＤＬ２−１，ＤＬ２−２に
それぞれ独立に与えられるバイナリサーチ用のデータは
制御部６からデータＤ6-1 ，Ｄ6-2 として対応する演算
器ＡＬＵ２−１，ＡＬＵ２−２に与えられる。図７の例
ではＤＵＴ入力遅延回路１０においても同様に可変遅延
回路ＤＬ１−１，ＤＬ１−２に与えるユーザ用の遅延デ
ータ（ＳＫ１−１，ＳＫ１−２に与えるハードウエアの
較正用データではない）をデータＤ3-1，Ｄ3-2 として
対応する演算器に与えている。しかし、バイナリサーチ
をＤＵＴごとに並列に行うために不可欠のものではな
く、図６のように共通化してもよい。
を１個ずつ行うと測定時間が長くなるので、各ＤＵＴに
対して並行してバイナリサーチを行えるようしにしたの
が図７の装置である。即ち、図７の比較タイミング遅延
回路１１では、可変遅延回路ＤＬ２−１，ＤＬ２−２に
それぞれ独立に与えられるバイナリサーチ用のデータは
制御部６からデータＤ6-1 ，Ｄ6-2 として対応する演算
器ＡＬＵ２−１，ＡＬＵ２−２に与えられる。図７の例
ではＤＵＴ入力遅延回路１０においても同様に可変遅延
回路ＤＬ１−１，ＤＬ１−２に与えるユーザ用の遅延デ
ータ（ＳＫ１−１，ＳＫ１−２に与えるハードウエアの
較正用データではない）をデータＤ3-1，Ｄ3-2 として
対応する演算器に与えている。しかし、バイナリサーチ
をＤＵＴごとに並列に行うために不可欠のものではな
く、図６のように共通化してもよい。
【００１８】
【発明が解決しようとする課題】 従来の図５及び図６に示した装置では、伝搬遅延時
間の測定において、各ＤＵＴに対してバイナリサーチを
直列に行わねばならず、測定に時間がかかる欠点があ
る。 また従来の図７に示した装置では、バイナリサーチ
に必要なデータを制御部６から各ＤＵＴごとに独立に並
行して与えるようにしたので、測定時間は短縮できる
が、その反面、並行して進められるバイナリサーチに必
要な遅延設定データを格納するために、大規模ＬＳＩで
構成される制御部６内の内蔵メモリの容量が図６の場合
のほゞ２倍となり、コスト的に問題がある。
間の測定において、各ＤＵＴに対してバイナリサーチを
直列に行わねばならず、測定に時間がかかる欠点があ
る。 また従来の図７に示した装置では、バイナリサーチ
に必要なデータを制御部６から各ＤＵＴごとに独立に並
行して与えるようにしたので、測定時間は短縮できる
が、その反面、並行して進められるバイナリサーチに必
要な遅延設定データを格納するために、大規模ＬＳＩで
構成される制御部６内の内蔵メモリの容量が図６の場合
のほゞ２倍となり、コスト的に問題がある。
【００１９】この発明の目的は、これら従来の問題を解
決して、複数のＤＵＴに対して並行してバイナリサーチ
が行えると共に、経済的に実現できるＩＣ測定装置を提
供しようとするものである。
決して、複数のＤＵＴに対して並行してバイナリサーチ
が行えると共に、経済的に実現できるＩＣ測定装置を提
供しようとするものである。
【００２０】
（１）請求項１の発明では、比較タイミング遅延回路
が、各比較器に与えるクロック信号をそれぞれ遅延させ
るｎ個の可変遅延回路と、各比較器出力のＰass／Ｆail
情報に基づいて、各可変遅延回路に与えるバイナリ状
に変化する遅延データの重み係数（１±１／２±１／２
2 …±１／２i-1 ；ｉはバイナリサーチの測定回数で、
ｉ≧２）を論理演算するｎ個のバイナリサーチ回路と、
その各バイナリサーチ回路出力の重み係数と制御部より
与えられるバイナリサーチの一回目の遅延データ
（τ1 ）とからバイナリサーチのｉ回目の遅延データを
演算するｎ個の演算器とが設けられる。
が、各比較器に与えるクロック信号をそれぞれ遅延させ
るｎ個の可変遅延回路と、各比較器出力のＰass／Ｆail
情報に基づいて、各可変遅延回路に与えるバイナリ状
に変化する遅延データの重み係数（１±１／２±１／２
2 …±１／２i-1 ；ｉはバイナリサーチの測定回数で、
ｉ≧２）を論理演算するｎ個のバイナリサーチ回路と、
その各バイナリサーチ回路出力の重み係数と制御部より
与えられるバイナリサーチの一回目の遅延データ
（τ1 ）とからバイナリサーチのｉ回目の遅延データを
演算するｎ個の演算器とが設けられる。
【００２１】（２）請求項２の発明では、前記（１）に
おいて、比較タイミング遅延回路が、制御部より供給さ
れる共通の遅延データ（Ｄ6 ）と各演算器の出力とから
可変遅延回路に設定する遅延量を演算するｎ個の第２の
演算器を具備している。
おいて、比較タイミング遅延回路が、制御部より供給さ
れる共通の遅延データ（Ｄ6 ）と各演算器の出力とから
可変遅延回路に設定する遅延量を演算するｎ個の第２の
演算器を具備している。
【００２２】
【発明の実施の形態】図１の実施例を参照して発明の実
施の形態を説明する。なお、図１に、図２〜図７と対応
する部分に同じ符号を付けて示し、重複説明を省略す
る。この発明では、比較タイミング遅延回路１１に各Ｄ
ＵＴごとに可変遅延回路ＤＬ２−１，ＤＬ２−２を設
け、それぞれに設定するバイナリサーチに必要な遅延デ
ータτ1 （１±１／２±１／２2 …±１／２i-1 ）の重
み係数（１±１／２±１／２2 …±１／２i-1 ；ｉはバ
イナリサーチの測定回数で、ｉ≧２）は例えば論理ゲー
トで構成したバイナリサーチブロックＢＳ１，ＢＳ２か
ら与えられる。これらのバイナリサーチブロックでは、
ＤＵＴ１，２のＰass ／Ｆail 信号Ｓ１及びＳ２に基づ
いて、既に従来例で述べたように、ｉ−１回目の測定で
Ｆail →Ｐass の変化が無ければ、ｉ回目の測定では重
み係数を１／２i-1 だけ増し、上記変化があれば、同量
だけ減少させる。演算器ＡＬＵ２−１ａ、ＡＬＵ２−２
ａはそれぞれ各バイナリサーチブロックＢＳ１，ＢＳ２
の重み係数と、制御部６より与えられるバイナリサーチ
の１回目の各遅延データτ1 とからバイナリサーチのｉ
回目の遅延データを演算する。
施の形態を説明する。なお、図１に、図２〜図７と対応
する部分に同じ符号を付けて示し、重複説明を省略す
る。この発明では、比較タイミング遅延回路１１に各Ｄ
ＵＴごとに可変遅延回路ＤＬ２−１，ＤＬ２−２を設
け、それぞれに設定するバイナリサーチに必要な遅延デ
ータτ1 （１±１／２±１／２2 …±１／２i-1 ）の重
み係数（１±１／２±１／２2 …±１／２i-1 ；ｉはバ
イナリサーチの測定回数で、ｉ≧２）は例えば論理ゲー
トで構成したバイナリサーチブロックＢＳ１，ＢＳ２か
ら与えられる。これらのバイナリサーチブロックでは、
ＤＵＴ１，２のＰass ／Ｆail 信号Ｓ１及びＳ２に基づ
いて、既に従来例で述べたように、ｉ−１回目の測定で
Ｆail →Ｐass の変化が無ければ、ｉ回目の測定では重
み係数を１／２i-1 だけ増し、上記変化があれば、同量
だけ減少させる。演算器ＡＬＵ２−１ａ、ＡＬＵ２−２
ａはそれぞれ各バイナリサーチブロックＢＳ１，ＢＳ２
の重み係数と、制御部６より与えられるバイナリサーチ
の１回目の各遅延データτ1 とからバイナリサーチのｉ
回目の遅延データを演算する。
【００２３】なお、ハードウエアの較正用に用いる遅延
データＤ4 （ＳＫ２−１），Ｄ5 （ＳＫ２−２）は図
６，図７と同様に制御部６から供給する。図１の例では
制御部６からデータＤ6 によって可変遅延回路ＤＬ２−
１，ＤＬ２−２に必要に応じ共通の一定遅延量を設定で
きるようにして測定の利便性をよくしている。（ただ
し、このための制御部６のメモリの増加は僅かであ
る。）そのため演算器ＡＬＵ２−１ｂ、ＡＬＵ２−２ｂ
が設けられ、データＤ6 と演算器ＡＬＵ２−１ａ、ＡＬ
Ｕ２−２ａの出力とを演算できるようにしている。
データＤ4 （ＳＫ２−１），Ｄ5 （ＳＫ２−２）は図
６，図７と同様に制御部６から供給する。図１の例では
制御部６からデータＤ6 によって可変遅延回路ＤＬ２−
１，ＤＬ２−２に必要に応じ共通の一定遅延量を設定で
きるようにして測定の利便性をよくしている。（ただ
し、このための制御部６のメモリの増加は僅かであ
る。）そのため演算器ＡＬＵ２−１ｂ、ＡＬＵ２−２ｂ
が設けられ、データＤ6 と演算器ＡＬＵ２−１ａ、ＡＬ
Ｕ２−２ａの出力とを演算できるようにしている。
【００２４】なお図１ではＤＵＴ入力遅延回路１０とし
て図６と同じ回路を用いている。しかし、この発明はこ
れに限定するものではなく、図５のように各ＤＵＴに対
して共通の可変遅延回路ＤＬ１を用いるようにしてもよ
い。これまでの説明では、ＤＵＴの個数を２個とした
が、任意のｎ個の場合に容易に拡張できる。
て図６と同じ回路を用いている。しかし、この発明はこ
れに限定するものではなく、図５のように各ＤＵＴに対
して共通の可変遅延回路ＤＬ１を用いるようにしてもよ
い。これまでの説明では、ＤＵＴの個数を２個とした
が、任意のｎ個の場合に容易に拡張できる。
【００２５】
【発明の効果】この発明では、比較タイミング遅延回路
に各ＤＵＴごとに可変遅延回路ＤＬ２−１，ＤＬ２−２
と、伝搬遅延時間のバイナリサーチに必要なｉ回目の測
定の遅延データの重み係数を入力するハードウエアより
成るバイナリサーチブロックＢＳ１，ＢＳ２と、各重み
係数と初回の設定遅延データτ1 とからバイナリサーチ
のｉ回目の遅延データを演算する演算器ＡＬＵ２−１
ａ、ＡＬＵ２−２ａを設けている。従って、各ＤＵＴご
とに並行してバイナリサーチを行うことができるので、
測定時間を短縮することができる。
に各ＤＵＴごとに可変遅延回路ＤＬ２−１，ＤＬ２−２
と、伝搬遅延時間のバイナリサーチに必要なｉ回目の測
定の遅延データの重み係数を入力するハードウエアより
成るバイナリサーチブロックＢＳ１，ＢＳ２と、各重み
係数と初回の設定遅延データτ1 とからバイナリサーチ
のｉ回目の遅延データを演算する演算器ＡＬＵ２−１
ａ、ＡＬＵ２−２ａを設けている。従って、各ＤＵＴご
とに並行してバイナリサーチを行うことができるので、
測定時間を短縮することができる。
【００２６】尚、バイナリサーチブロックは例えば論理
ゲート等のハードウエアにより構成される。また、各々
のＤＵＴ毎の遅延設定データを格納するために制御部６
の内蔵メモリの大きな容量を専有する従来の場合に比べ
て、同等機能で約１／３程度のチップ面積を低減するこ
とができ、経済化を達成できる。
ゲート等のハードウエアにより構成される。また、各々
のＤＵＴ毎の遅延設定データを格納するために制御部６
の内蔵メモリの大きな容量を専有する従来の場合に比べ
て、同等機能で約１／３程度のチップ面積を低減するこ
とができ、経済化を達成できる。
【図１】この発明の実施例を示すブロック図。
【図２】同時測定数が１個の従来のＩＣ試験装置のブロ
ック図。
ック図。
【図３】図２の要部の波形図。
【図４】図２における伝搬遅延時間のバイナリサーチを
説明するための要部の波形図。
説明するための要部の波形図。
【図５】同時測定数が２個の従来のＩＣ試験装置の一例
を示すブロック図。
を示すブロック図。
【図６】同時測定数が２個の従来のＩＣ試験装置の他の
例を示すブロック図。
例を示すブロック図。
【図７】同時測定数が２個の従来のＩＣ試験装置の更に
他の例を示すブロック図。
他の例を示すブロック図。
Claims (2)
- 【請求項１】 基準クロック発生器と、 試験パターンデータを格納するメモリと、 そのメモリのデータに基づいて、被試験ＩＣ（以下ＤＵ
Ｔと言う）に与える試験信号を基準クロックに同期して
発生するパターン発生器と、 そのパターン発生器の試験信号をｎ（ｎ≧２）チャンネ
ルに分岐させ、その各々の信号の遅延時間を調整して、
各チャンネルのＤＵＴに入力するＤＵＴ入力遅延回路
と、 各ＤＵＴの出力と前記メモリより読み出した期待値とを
比較して、一致のときパス（Ｐass)信号、不一致のとき
フェイル（Ｆail)信号を出力するｎ個の比較器と、 基準クロック信号をｎチャンネルに分岐させ、その各々
のクロック信号の遅延時間を調整して、比較タイミング
信号として対応する前記比較器に与える比較タイミング
遅延回路と、 前記ＤＵＴ入力遅延回路と比較タイミング遅延回路の各
遅延量を制御する制御部とを具備し、 前記比較タイミング遅延回路が、各比較器のクロック信
号に与える遅延時間をバイナリ状に変化させて、そのと
きの各比較器のＰass ／Ｆail 信号の発生タイミイング
から各ＤＵＴの伝搬遅延時間を測定するＩＣ試験装置に
おいて、 前記比較タイミング遅延回路が、前記各比較器に与える
クロック信号をそれぞれ遅延させるｎ個の可変遅延回路
と、 各比較器出力のＰass ／Ｆail 情報に基づいて、前記各
可変遅延回路に与える前記バイナリ状に変化する遅延デ
ータの重み係数（１±１／２±１／２2 …±１／
２i-1 ；ｉはバイナリサーチの測定回数で、ｉ≧２）を
論理演算するｎ個のバイナリサーチ回路と、 その各バイナリサーチ回路の出力の重み係数と、前記制
御部より与えられるバイナリサーチの一回目の遅延デー
タ（τ1 ）とからバイナリサーチのｉ回目の遅延データ
を演算するｎ個の演算器と、 を具備することを特徴とするＩＣ試験装置。 - 【請求項２】 請求項１において、前記比較タイミング
遅延回路が、前記制御部より供給される共通の遅延デー
タ（Ｄ６）と前記各演算器の出力とから前記各可変遅延
回路に設定する遅延量を演算するｎ個の第２の演算器を
具備することを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277478A JP2833695B2 (ja) | 1995-10-25 | 1995-10-25 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277478A JP2833695B2 (ja) | 1995-10-25 | 1995-10-25 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09119963A true JPH09119963A (ja) | 1997-05-06 |
| JP2833695B2 JP2833695B2 (ja) | 1998-12-09 |
Family
ID=17584159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277478A Expired - Fee Related JP2833695B2 (ja) | 1995-10-25 | 1995-10-25 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833695B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323539A (ja) * | 2001-04-26 | 2002-11-08 | Advantest Corp | 半導体試験装置とその補正方法 |
| JP2007171083A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | 検査システム、検査方法および配線長調整方法 |
-
1995
- 1995-10-25 JP JP7277478A patent/JP2833695B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323539A (ja) * | 2001-04-26 | 2002-11-08 | Advantest Corp | 半導体試験装置とその補正方法 |
| JP2007171083A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | 検査システム、検査方法および配線長調整方法 |
| JP4611885B2 (ja) * | 2005-12-26 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 検査システム、検査方法および配線長調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833695B2 (ja) | 1998-12-09 |
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Legal Events
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|---|---|---|---|
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