JP4611885B2

JP4611885B2 - 検査システム、検査方法および配線長調整方法

Info

Publication number: JP4611885B2
Application number: JP2005371614A
Authority: JP
Inventors: 貴之河野
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-12-26
Filing date: 2005-12-26
Publication date: 2011-01-12
Anticipated expiration: 2025-12-26
Also published as: JP2007171083A

Description

本発明は、被検査装置を検査する検査システム、ならびにその検査システムを用いた検査方法およびその検査システムにおける配線長調整方法に関する。

半導体装置等の被検査装置（ＤＵＴ：Device Under Test）を検査する検査システムの中には、複数のＤＵＴを同時に検査することが可能なものがある（例えば特許文献１）。

かかる検査システムの一例を図３に示す。検査システム１００においては、検査信号を出力するドライバ１０１に対して、ＤＵＴ１０２およびＤＵＴ１０３がデージーチェーン接続されている。すなわち、ドライバ１０１にＤＵＴ１０２の入力端子１０２ａが配線１０４を介して接続されるとともに、その入力端子１０２ａにＤＵＴ１０３の入力端子１０３ａが配線１０５を介して接続されている。

さらに、ＤＵＴ１０２の出力端子１０２ｂには、上記検査信号に応答してＤＵＴ１０２から出力される応答信号を入力するコンパレータ１０６が配線１０７を介して接続されている。同様に、ＤＵＴ１０３の出力端子１０３ｂには、上記検査信号に応答してＤＵＴ１０３から出力される応答信号を入力するコンパレータ１０８が配線１０９を介して接続されている。なお、各配線１０４，１０５，１０７，１０９は、同軸５０Ωでインピーダンスマッチングが取れている。また、ドライバ１０１の出力インピーダンスも５０Ωである。
特開２００４−８７００９号公報

しかしながら、図３の検査システムにおいては、ドライバ１０１からＤＵＴ１０２までの配線長と、ドライバ１０１からＤＵＴ１０３までの配線長とが相違するため、検査信号の入力タイミングが両ＤＵＴ１０２，１０３間でずれてしまう。

この点について図４を参照しつつ説明する。同図において、グラフＢ１およびグラフＢ２は、同時刻にドライバ１０１から出力された検査信号がそれぞれＤＵＴ１０２およびＤＵＴ１０３に入力されるタイミングを示している。また、グラフＢ３およびグラフＢ４は、その検査信号に応答してそれぞれＤＵＴ１０２およびＤＵＴ１０３から出力された応答信号が、それぞれコンパレータ１０６およびコンパレータ１０８に入力されるタイミングを示している。

同図に示すように、検査信号がＤＵＴ１０３に入力される時刻は、ＤＵＴ１０２に入力される時刻よりも時間ｔだけ遅延する。この遅延時間ｔは、例えば８００ｐｓ以上にもなる。また、この遅延に伴い、ＤＵＴ１０３からの応答信号がコンパレータ１０８に入力される時刻も、ＤＵＴ１０２からの応答信号がコンパレータ１０６に入力される時刻より遅延する。

ここで、ＳＴＲＢのタイミングは、通常、ＤＵＴ１０３のデータアウトのタイミングに合わせて設定される。したがって、上述のような遅延が発生すると、ＤＵＴ１０２のデータアウトのタイミングがＳＴＲＢのタイミングよりも早くなってしまうことがある。その場合、ＤＵＴ１０２自体が正常であっても、異常である旨の判定（ＦＡＩＬ判定）がＤＵＴ１０２に対してなされてしまう。

本発明による検査システムは、検査信号を出力する信号出力部と、入力端子が上記信号出力部に第１の配線を介して接続された第１の被検査装置と、上記第１の被検査装置の出力端子に第２の配線を介して接続され、上記検査信号に応答して上記第１の被検査装置から出力される応答信号を入力する第１の信号入力部と、入力端子が上記第１の被検査装置の上記入力端子に第３の配線を介して接続された第２の被検査装置と、上記第２の被検査装置の出力端子に第４の配線を介して接続され、上記検査信号に応答して上記第２の被検査装置から出力される応答信号を入力する第２の信号入力部と、上記第３の配線中に設けられ、オンのときに上記検査信号を通過させ、オフのときに上記検査信号を遮断するスイッチ部と、を備え、前記第２の配線の配線長は、前記検査信号が前記第３の配線を通過するのに要する時間である遅延時間に相当する配線長の分だけ、前記第４の配線の配線長よりも大きいことを特徴とする。

この検査システムにおいては、第１の被検査装置と第２の被検査装置とを結ぶ第３の配線中にスイッチ部が設けられている。このスイッチ部がオンの状態で信号出力部から検査信号を出力させることにより、時間領域反射法（ＴＤＲ：Time Domain Reflectometry）等を用いて、第１の配線の配線長と第３の配線の配線長との和を測定することができる。一方、スイッチ部がオフの状態で同様の測定を行うことにより、第１の配線の配線長を測定することができる。これらの測定結果の差分として得られる、第３の配線の配線長に基づいて、検査信号が第３の配線を通過するのに要する時間である遅延時間を求めることができる。したがって、その遅延時間に相当する配線長の分だけ、第２の配線の配線長を第４の配線の配線長よりも大きく設定しておくことにより、第１および第２の被検査装置間のデータアウトタイミングのずれを小さく抑えることができる。

本発明によれば、複数の被検査装置間でのデータアウトタイミングのずれを小さく抑えることが可能な検査システム、検査方法および配線長調整方法が実現される。

以下、図面を参照しつつ、本発明による検査システム、検査方法および配線長調整方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明による検査システムの一実施形態を示すブロック図である。検査システム１は、ＤＵＴ１０（第１の被検査装置）、ＤＵＴ２０（第２の被検査装置）、ドライバ３０（信号出力部）、コンパレータ４０（第１の信号入力部）、コンパレータ５０（第２の信号入力部）、および電子リレー７０（スイッチ部）を備えている。この検査システム１は、シェアードテスタを用いてＤＵＴコモン測定を行うものである。

ＤＵＴ１０，２０は、例えば半導体装置である。その場合、検査システム１を特に半導体検査システムと呼ぶことができる。ＤＵＴ１０は、入力端子１２および出力端子１４を有している。入力端子１２は、ドライバ３０に配線６２（第１の配線）を介して接続されている。ドライバ３０は、ＤＵＴ１０，２０に対する検査信号を出力する。また、出力端子１４には、配線６４（第２の配線）を介してコンパレータ４０が接続されている。このコンパレータ４０は、検査信号に応答してＤＵＴ１０から出力される応答信号を入力する。

ＤＵＴ２０も、入力端子２２および出力端子２４を有している。入力端子２２は、ＤＵＴ１０の入力端子１２に配線６６（第３の配線）を介して接続されている。すなわち、ＤＵＴ１０とＤＵＴ２０とは、デージーチェーン接続されている。また、出力端子２４には、配線６８（第４の配線）を介してコンパレータ５０が接続されている。このコンパレータ５０は、検査信号に応答してＤＵＴ２０から出力される応答信号を入力する。

ここで、配線６６中には、電子リレー７０が設けられている。電子リレー７０は、ＤＵＴ１０の入力端子１２の近傍に設けられている。この電子リレー７０は、オンのときに検査信号を通過させ、オフのときに検査信号を遮断する。電子リレー７０のオンとオフとの切替えは、外部からの制御信号によって行うことができる。

また、配線６４の配線長は、配線６８の配線長よりも大きい。具体的には、配線６４の配線長は、検査信号が配線６４を通過するのに要する時間と、検査信号が配線６６および配線６８を通過するのに要する時間（配線６６を通過するのに要する時間と配線６８を通過するのに要する時間との和）とが略等しくなるように、設定されている。なお、各配線６２，６４，６６，６８は、同軸５０Ωでインピーダンスマッチングが取れている。また、ドライバ３０の出力インピーダンスも５０Ωである。

検査システム１において配線６４の配線長を調整する方法をより詳細に説明する。この方法は、下記ステップ（ａ）〜（ｄ）を含む。
（ａ）電子リレー７０をオンにした状態で、ドライバ３０から検査信号を出力させることにより、配線６２の配線長と配線６６の配線長との和である第１配線長を測定するステップ
（ｂ）電子リレー７０をオフにした状態で、ドライバ３０から検査信号を出力させることにより、配線６２の配線長である第２配線長を測定するステップ
（ｃ）上記第１配線長と上記第２配線長との差分として得られる、配線６６の配線長に基づいて、検査信号が配線６６を通過するのに要する時間である遅延時間を求めるステップ
（ｄ）上記遅延時間に相当する配線長の分だけ、配線６４の配線長を配線６８の配線長よりも大きく設定するステップ

ここで、ステップ（ａ）およびステップ（ｂ）を実行する順序は、任意である。また、これらのステップにおいては、例えばＴＤＲ法を用いて上記第１および第２配線長を測定することができる。

続いて、検査システム１を用いてＤＵＴ１０，２０を検査する方法を説明する。この方法は、電子リレー７０をオンにした状態で、ドライバ３０から検査信号を出力させ、その検査信号に応答してＤＵＴ１０およびＤＵＴ２０から出力される応答信号をそれぞれコンパレータ４０およびコンパレータ５０に入力させるものである。これにより、ＤＵＴ１０およびＤＵＴ２０のコモン測定を行うことができる。

なお、検査システム１を用いてＤＵＴ１０のみのシングル測定を行ってもよい。その場合、電子リレー７０をオフにした状態で、ドライバ３０から検査信号を出力させ、その検査信号に応答してＤＵＴ１０から出力される応答信号をコンパレータ４０に入力させればよい。かかるシングル測定は、例えば、歩留まり低下や入検の場合に適用される。

本実施形態の効果を説明する。検査システム１においては、ＤＵＴ１０とＤＵＴ２０とを結ぶ配線６６中に電子リレー７０が設けられている。この電子リレー７０がオンの状態でドライバ３０から検査信号を出力させることにより、ＴＤＲ法等を用いて、配線６２の配線長と配線６６の配線長との和を測定することができる。一方、電子リレー７０がオフの状態で同様の測定を行うことにより、配線６２の配線長を測定することができる。これらの測定結果の差分として得られる、配線６６の配線長に基づいて、検査信号が配線６６を通過するのに要する時間である遅延時間を求めることができる。したがって、その遅延時間に相当する配線長の分だけ、配線６４の配線長を配線６８の配線長よりも大きく設定しておくことにより、ＤＵＴ１０，２０間のデータアウトタイミングのずれを小さく抑えることができる。

この点に関し、図３の検査システム１００において、ＤＵＴ１０２のデータアウトラインの配線長（配線１０７の配線長）とＤＵＴ１０３のデータアウトラインの配線長（配線１０９の配線長）とは、互いに極力等しくなるように設定されるのが通常である。しかし、デージーチェーン接続のため、クロック、アドレス、その他の信号線全てのタイミングについて、ＤＵＴ１０２よりもＤＵＴ１０３の方が遅延する。したがって、検査システム１００においては、データアウト信号のタイミングについても、ＤＵＴ１０３の方が遅くなってしまう。

検査システム１００においても、各ピンのタイミング補正をおこなう目的で、ＴＤＲ法により配線長を測定して、タイミング補正するキャリブレーションを実施することができる。しかし、デージーチェーン接続のため、ドライバ１０１からＤＵＴ１０３までの配線長は測定できる一方で、ＤＵＴ１０２からＤＵＴ１０３までの配線長は測定できない。それゆえ、両ＤＵＴ１０２，１０３のＳＫＥＷ調整は、ドライバ１０１からＤＵＴ１０３までの配線長に基づいて行わざるを得ない。そのため、ＳＴＲＢのタイミングは、ＤＵＴ１０３のデータアウトのタイミングに合わせて設定される。

よって、上述のとおり全ての信号線のタイミングについてＤＵＴ１０２がＤＵＴ１０３よりも早いと、ＤＵＴ１０２のデータアウトタイミングがＳＴＲＢ値よりも早くなる。すると、ＤＵＴ１０２が正常であっても、ＦＡＩＬ判定がＤＵＴ１０２に対してなされてしまうという問題がある。かかる問題は、周波数が高く、データアウトのタイミングが短いＤＵＴにおいて顕著となる。近年では、ＤＵＴコモン測定において１００ＭＨｚを超える周波数が必要となってきている。それゆえ、複数のＤＵＴ間でのデータアウトタイミングの差に起因して、ＦＡＩＬ判定が多発することが問題となっている。

これに対して、検査システム１においては、電子リレー７０が設けられているため、ＤＵＴ１０からＤＵＴ２０までの配線長を測定することができる。したがって、上述のとおり、ＤＵＴ１０およびＤＵＴ２０間での遅延分を考慮して配線６４の配線長を配線６８の配線長よりも大きく設定することにより、ＤＵＴ１０およびＤＵＴ２０間での遅延を補正することが可能となる。実際、検査システム１においては、検査信号が配線６４を通過するのに要する時間と、検査信号が配線６６および配線６８を通過するのに要する時間とが略等しくなるように、配線６４の配線長が設定されている。

なお、ＤＵＴ１０からのデータアウトタイミングとＳＴＲＢタイミングとを一致させる方法としては、図２に矢印Ｃ１で示すように、遅延時間分だけＳＴＲＢタイミングを早く設定することも考えられる。同図において、グラフＡ１およびグラフＡ２は、同時刻にドライバ３０から出力された検査信号がそれぞれＤＵＴ１０およびＤＵＴ２０に入力されるタイミングを示している。また、グラフＡ３およびグラフＡ４は、その検査信号に応答してそれぞれＤＵＴ１０およびＤＵＴ２０から出力された応答信号が、それぞれコンパレータ４０およびコンパレータ５０に入力されるタイミングを示している。

ところが、シェアードテスタにおいてはＤＵＴ毎に個別にＳＴＲＢタイミングを設定することができない。したがって、検査システム１においては、配線６４の配線長を配線６８の配線長よりも大きく設定してＤＵＴ１０からのデータアウトタイミングを遅くする（矢印Ｃ２参照）ことにより、ＤＵＴ１０からのデータアウトタイミングとＳＴＲＢタイミングとを一致させている。

このように、本実施形態によれば、高周波（７０ＭＨｚ以上）測定であっても、好適にＤＵＴコモン測定を行うことが可能な検査システム１、検査方法および配線長調整方法が実現されている。

また、検査システム１において、電子リレー７０は、ＤＵＴ１０の入力端子１２の近傍に設けられている。これにより、ＤＵＴ１０からＤＵＴ２０までの配線長を正確に測定することができる。かかる観点から、電子リレー７０は、できるだけ入力端子１２の近傍に設けられることが好ましい。

スイッチ部として、電子リレー７０が用いられている。これにより、簡単な構成で、スイッチ部を実現することができる。

電子リレー７０をオフにした状態で、ドライバ３０から検査信号を出力させ、その検査信号に応答してＤＵＴ１０から出力される応答信号をコンパレータ４０に入力させた場合、ＤＵＴ１０のシングル測定を高精度で行うことができる。なぜなら、図３の検査システム１００においてはＤＵＴ１０３のソケット端でタイミング補正をせざるを得ないのに対して、検査システム１においては電子リレー７０をオフにすることでＤＵＴ１０のソケット端でタイミング補正をすることができるからである。

ところで、特許文献１に記載の検査システムにおいては、１つの信号出力部（ＢＩＳＴ回路）に対して、２つのＤＵＴが互いに並列に接続されている。すなわち、ＢＩＳＴ回路からの検査信号が通過する配線は、途中で分岐して、各ＤＵＴに接続されている。しかしながら、このように１００Ω分岐をすると、テストボード基板が厚くなる。そのため、テストボード基板の加工が困難になるとともに、その設計および製造コストが増大してしまう。よって、ＤＵＴコモン測定においては、検査システム１におけるように、複数のＤＵＴをデージーチェーン接続することが好ましい。

また、コモン測定自体を止めた場合、すなわち複数のＤＵＴを１つずつ検査する場合には、測定効率が低下してしまう。したがって、複数のＤＵＴに対しては、コモン測定を適用することが好ましい。

本発明による検査システム、検査方法および配線長調整方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。

本発明による検査システムの一実施形態を示すブロック図である。図１の検査システムの効果を説明するための図である。従来の検査システムを示すブロック図である。図３の検査システムの課題を説明するための図である。

符号の説明

１検査システム
１０ＤＵＴ
１２入力端子
１４出力端子
２０ＤＵＴ
２２入力端子
２４出力端子
３０ドライバ
４０コンパレータ
５０コンパレータ
６２配線
６４配線
６６配線
６８配線
７０電子リレー

Claims

検査信号を出力する信号出力部と、
入力端子が前記信号出力部に第１の配線を介して接続された第１の被検査装置と、
前記第１の被検査装置の出力端子に第２の配線を介して接続され、前記検査信号に応答して前記第１の被検査装置から出力される応答信号を入力する第１の信号入力部と、
入力端子が前記第１の被検査装置の前記入力端子に第３の配線を介して接続された第２の被検査装置と、
前記第２の被検査装置の出力端子に第４の配線を介して接続され、前記検査信号に応答して前記第２の被検査装置から出力される応答信号を入力する第２の信号入力部と、
前記第３の配線中に設けられ、オンのときに前記検査信号を通過させ、オフのときに前記検査信号を遮断するスイッチ部と、を備え、
前記第２の配線の配線長は、前記検査信号が前記第３の配線を通過するのに要する時間である遅延時間に相当する配線長の分だけ、前記第４の配線の配線長よりも大きいことを特徴とする検査システム。
請求項１に記載の検査システムにおいて、
前記第３の配線における前記第１の被検査装置から前記スイッチ部までの配線長は、前記第３の配線における前記第２の被検査装置から前記スイッチ部までの配線長より小さいことを特徴とする検査システム。
請求項１または２に記載の検査システムにおいて、
前記検査信号の周波数は、７０ＭＨｚ以上であることを特徴とする検査システム。
請求項１乃至３いずれかに記載の検査システムにおいて、
前記スイッチ部は、電子リレーである検査システム。
請求項１乃至４いずれかに記載の検査システムを用いて被検査装置を検査する方法であって、
前記スイッチ部をオンにした状態で、前記信号出力部から前記検査信号を出力させ、当該検査信号に応答して前記第１および第２の被検査装置から出力される前記応答信号をそれぞれ前記第１および第２の信号入力部に入力させることを特徴とする検査方法。
請求項１乃至４いずれかに記載の検査システムを用いて被検査装置を検査する方法であって、
前記スイッチ部をオフにした状態で、前記信号出力部から前記検査信号を出力させ、当該検査信号に応答して前記第１の被検査装置から出力される前記応答信号を前記第１の信号入力部に入力させることを特徴とする検査方法。
請求項１乃至４いずれかに記載の検査システムにおいて配線長を調整する方法であって、
前記スイッチ部をオンにした状態で、前記信号出力部から前記検査信号を出力させることにより、前記第１の配線の配線長と前記第３の配線の配線長との和である第１配線長を測定するステップと、
前記スイッチ部をオフにした状態で、前記信号出力部から前記検査信号を出力させることにより、前記第１の配線の配線長である第２配線長を測定するステップと、
前記第１配線長と前記第２配線長との差分として得られる、前記第３の配線の配線長に基づいて、前記検査信号が前記第３の配線を通過するのに要する時間である遅延時間を求めるステップと、
前記遅延時間に相当する配線長の分だけ、前記第２の配線の配線長を前記第４の配線の配線長よりも大きく設定するステップと、
を含むことを特徴とする配線長調整方法。