JP5024146B2 - タイミング校正機能を具備した半導体試験装置 - Google Patents

Description

本発明は、被試験半導体に出力する信号のタイミングを校正する機能を具備した半導体試験装置に関するものである。

半導体試験装置は、被試験半導体に印加するテスト信号を出力するドライバと、この被試験半導体の出力信号を判定するコンパレータで構成されるテストピンを備えている。被試験半導体の複数の端子、あるいは複数の被試験半導体に同時にテスト信号を印加して試験できるようにするために、通常テストピンは複数個搭載されている。

このような半導体試験装置では、被試験半導体に同時に信号を印加しなければならない。そのため、各ドライバが出力する出力信号のタイミングを校正して、同時にテスト信号が被試験半導体に印加されるようにする。

図６にこのようなタイミング校正機能を有する半導体試験装置の構成を示す。図６において、２０はテストピンＬＳＩ(Large Scale Integration)であり、ドライバおよびコンパレータで構成されたテストピン２１ａ〜２１ｎが内蔵される。このコンパレータは２つの比較電圧入力端子と１つの測定信号入力端子を有し、２つの比較電圧入力端子にはそれぞれ比較電圧ＶＯＨａ、ＶＯＬａ〜ＶＯＨｎ、ＶＯＬｎが入力され、測定信号入力端子には同じテストピンのドライバの出力が入力される。なお、ＶＯＨは被試験半導体の出力信号のＨ側レベルの良否を判定するレベルで、ＶＯＬはＬ側レベルの良否を判定するレベルである。

タイミング発生部１０の出力信号はテストピン２１ａ〜２１ｎ内のドライバおよびＯＵＴリレー１１ａ〜１１ｎを経由して被試験半導体１２に印加される。また、被試験半導体１２の出力信号はＯＵＴリレー１１ａ〜１１ｎを介してテストピン２１ａ〜２１ｎ内のコンパレータの測定信号入力端子に入力され、このコンパレータの出力はタイミング発生部１０に入力される。

基準ピン１４はタイミング校正の基準信号を出力するものであり、ドライバ１４ａおよびコンパレータ１４ｂで構成される。ドライバ１４ａの出力は５０Ωの抵抗を介して外部に出力される。この出力信号はリレーマトリクス１３、リレー１５ａ〜１５ｎを経由して、テストピン２１ａ〜２１ｎ内のコンパレータの測定信号入力端子に入力される。なお、テストピン２１ａ〜２１ｎ内のドライバ、およびドライバ１４ａはその出力をオフ（ハイインピーダンス）にできる機能を有する。

タイミング校正を行うときは、ＯＵＴリレー１１ａ〜１１ｎ、およびテストピン２１ａ〜２１ｎ内のドライバの出力をオフにし、リレー１５ａ〜１５ｎを操作してドライバ１４ａの出力をテストピン２１ａ〜２１ｎ内のコンパレータの測定信号入力端子に入力する。そして、ドライバ１４ａからタイミング校正用の信号を出力し、電気長を測定する。テストピン２１ａ〜２１ｎについてこの測定を行い、測定した電気長を用いて被試験半導体１２に同時に信号が到着するようにタイミング調整を行う。

しかし、このようなタイミング調整手法は、被試験半導体１２からの信号と基準ピン１４の信号を同じ測定信号入力端子に入力するものであるため、被試験半導体１２の測定時にリレー１５ａ〜１５ｎのオフ容量などによる反射の影響で信号波形に歪みが発生し、測定精度が悪化するという課題があった。

図７にこのような課題を解決した半導体試験装置の構成を示す。なお、図６と同じ要素には同一符号を付し、説明を省略する。図７において、２２はテストピンＬＳＩであり、テストピン２１ａ〜２１ｎ、およびスキュー調整部２３で構成されている。

スキュー調整部２３は、その出力がオフにできるドライバ２３ｂとコンパレータ２３ａで構成される。ドライバ２３ｂには終端電圧ＶＴＳが入力され、その出力は５０Ωの抵抗を介してコンパレータ２３ａに入力される。コンパレータ２３ａの一方の入力端子にはリレーマトリクス１３を介して基準ピン１４の出力が入力され、他方の入力端子には比較電圧ＶＯＳが入力される。また、その出力はタイミング発生部１０に入力される。

次にタイミング校正の手順を説明する。校正は手順１〜手順４の４つの手順に分けて実行される。手順１でリレーマトリクス１３を操作して基準ピン１４からスキュー調整部２３への経路を確立する。そして、基準ピン１４内のドライバからスキュー調整部２３に向けて校正信号を出力し、ＴＤＲ(Time Domein Reflectmetry)法を用いて基準ピン１４とスキュー調整部２３間の電気長を測定する。このときドライバ２３ｂの出力はオフとする。

次に手順２で、ドライバ１４ａの出力のエッジタイミングをコンパレータ２３ａおよびタイミング発生部１０内のデジタルコンパレータで判定し、コンパレータ２３ａの判定タイミングを調整する。このとき、スキュー調整部２３の特性インピーダンス不整合の影響を抑えるために、必要に応じてドライバ２３ｂの出力をオンにして、５０ΩでＶＴＳレベルに終端する。

次に手順３で、ＯＵＴリレー２１ａ〜２１ｎを順次オンにしてテストピン２１ａ〜２１ｎと被試験半導体１２間の経路を確保し、テストピン内のドライバとコンパレータを用いて、ＴＤＲ法によりテストピン２１ａ〜２１ｎと被試験半導体１２間の電気長を順次測定する。

最後に手順４で、ＯＵＴリレー１１ａ〜１１ｎを開放にして、各テストピン内のドライバ出力を同じテストピン内のコンパレータで受けて、タイミングを測定する。手順３で測定した電気長に手順４で測定したタイミングを加算し、テストピン２１ａ〜２１ｎの出力が同じタイミングで被試験半導体１２に到達するように、ドライバの出力波形のエッジタイミングを調整する。

図８に測定波形の例を示す。図８（Ａ）はコンパレータに入力される信号と判定タイミングを決める判定タイミング信号の波形である。コンパレータは判定タイミング信号の立ち上がりのタイミングで入力信号を判定する。（Ｂ）はＴＤＲ法による測定の波形である。測定信号に反射波が重畳されるので、階段状の波形になる。最初の立ち上がりから次の立ち上がりまでが電気長の２倍になる。
特開２００７−２１２２７９号公報

しかしながら、このような半導体試験装置には次のような課題があった。半導体試験装置では、測定精度の低下を防止し、かつ被試験半導体の高速化に対応するために、図７に示すようにスキュー調整部２３用いて電気長を測定する構成を取っている。そのため、回路規模が増大してしまうという課題があった。

また、テストピンとスキュー調整部２３内のコンパレータは同じＬＳＩ中に配置されているので、それらのＴｐｄ（プロパレーションディレイ）マッチングは０であることを前提として校正を行っている。しかし、実際にはテストピン２１ａ〜２１ｎ内のコンパレータとスキュー調整部２３のコンパレータ２３ａのＴｐｄにはオフセットが存在するので、Ｔｐｄマッチングを０にすることはできない。そのため、このオフセット以上の精度でタイミング調整を行うことができないという課題もあった。

従って本発明の目的は、回路規模が増大することなくタイミング精度を向上させることができるタイミング校正機能を具備した半導体試験装置を提供することにある。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
被試験半導体に信号を出力するドライバと、このドライバの出力信号および比較電圧が入力されるコンパレータで構成される複数のテストピンと、
タイミング校正の基準信号を出力する基準ピンと、
タイミング校正時に、前記複数のテストピンに内蔵されているコンパレータの入力端子のうち、前記比較電圧が入力される端子と前記基準ピンの出力端子を選択的に接続する第１のスイッチと、
を具備したものである。スキュー調整部が不要になるので回路規模を縮小でき、かつタイミング校正と試験で同じコンパレータを用いるので、タイミングの校正精度を高めることができる。

請求項２記載の発明は、請求項１記載の発明において、
前記コンパレータは、同じテストピン内にあるドライバの出力レベルを判定レベルとするようにしたものである。判定信号の発生回路が不要になる。

請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記複数のテストピンおよび前記第１のスイッチを同じＬＳＩ(Large Scale Integration)に内蔵したものである。各回路間の特性のばらつきを小さくできる。

請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記基準ピンと前記第１のスイッチとの間に第１のバッファを配置したものである。高周波特性を改善できる。

請求項５記載の発明は、請求項４記載の発明において、
前記複数のテストピン、前記第１のスイッチ、および前記第１のバッファを同じＬＳＩ(Large Scale Integration)に内蔵したものである。各回路間の特性のばらつきを小さくできる。

請求項６記載の発明は、請求項１乃至請求項５いずれかに記載の発明において、
終端電圧が入力される第２のバッファと、
この第２のバッファの出力を前記複数のテストピンに入力する第２のスイッチを具備したものである。終端するかどうかを選択できる。

請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、
前記テストピンに、タイミング校正時には終端電圧を入力し、試験時には被試験半導体の出力信号を判定する判定電圧を入力するようにしたものである。回路規模を小さくできる。

請求項８記載の発明は、
タイミング校正の基準信号を出力する基準ピンと、
被試験半導体に信号を出力する複数のドライバと、
前記複数のドライバの各々に対応して設けられ、対応するドライバの出力信号および比較電圧が入力され、校正時に前記比較電圧が入力される端子に前記基準ピンの出力信号が入力されて、この出力信号を判定する複数のコンパレータと、
前記複数のコンパレータの出力の１つを選択する選択部と、
を具備したものである。回路規模を小さくできる。

請求項９記載の発明は、請求項８記載の発明において、
前記複数のドライバ、前記複数のコンパレータ、および前記選択部を同じＬＳＩ(Large Scale Integration)に内蔵したものである。各回路の特性のばらつきを小さくできる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５、６、７、８および９の発明によれば、校正時に第１のスイッチを操作して、テストピン内のコンパレータの比較電圧が入力される端子と基準ピンを順次接続して、基準ピンの出力を比較電圧が入力される端子に接続し、電気長を測定するようにした。

スキュー調整部が不要になるので、回路規模を縮小することができるという効果がある。また、基準ピンとテストピン間の電気長をテストピン内のコンパレータを用いて測定するので、スキュー調整部内のコンパレータとテストピンのコンパレータのＴｐｄマッチング誤差をなくすることができる。従って、タイミング校正精度を高めることができるという効果もある。

また、テストピン内のコンパレータにおいて、同じテストピン内のドライバ出力および被試験半導体の出力信号が入力される端子と、基準ピンの出力が入力される端子を異ならせるようにしたので、波形の歪みが軽減され、測定精度が悪化することがなくなるという効果もある。

さらに、電気長測定時のコンパレータの判定レベルを、同じテストピン内のドライバのＤＣレベルとすることにより、判定信号発生回路が不要になるので、回路規模をさらに縮小することができるという効果もある。

以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るタイミング校正機能を具備した半導体試験装置の一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。

図１において、３０はテストピンＬＳＩであり、テストピン３１ａ〜３１ｎ、５０Ωの抵抗３２ａ〜３２ｎ、スイッチ３３ａ〜３３ｎ、およびバッファ３４で構成されている。また、テストピン３１ａ〜３１ｎは同じ構成を有し、それぞれドライバ３５、コンパレータ３６およびスイッチ３７で構成されている。

ドライバ３５は出力をオフ（ハイインピーダンス）にできるドライバであり、タイミング発生部１０から信号が入力され、その出力信号はＯＵＴリレー１１ａ〜１１ｎを介して被試験半導体１２に入力される。コンパレータ３６は被試験半導体１２の出力信号が入力される測定信号入力端子と、比較電圧ＶＯＨａ、ＶＯＬａ〜ＶＯＨｎ、ＶＯＬｎが入力される比較電圧入力端子を有する。このコンパレータ３６の出力信号はタイミング発生部１０に入力される。比較電圧ＶＯＨａ〜ＶＯＨｎとコンパレータ３６の間にはスイッチ３７が配置されている。このスイッチ３７を操作することにより、比較電圧ＶＯＨａ〜ＶＯＨｎをコンパレータ３６に入力し、また切り離すことができる。

抵抗３２ａ〜３２ｎの一端はそれぞれテストピン３１ａ〜３１ｎ内のコンパレータ３６の入力端子のうち、比較電圧ＶＯＨａ〜ＶＯＨｎが入力される比較電圧入力端子に接続される。また、その他端はそれぞれスイッチ３３ａ〜３３ｎの一端に接続される。スイッチ３３ａ〜３３ｎの他端はバッファ３４の出力端子に接続される。バッファ３４には電圧ＶＴＳが入力される。抵抗３２ａ〜３２ｎは終端抵抗であり、バッファ３４は第２のバッファに相当する。

４０ａ〜４０ｎはスイッチであり、その一端はそれぞれテストピン３１ａ〜３１ｎ内にあるコンパレータ３６の入力端子のうち、比較電圧ＶＯＨａ〜ＶＯＨｎが入力される端子に接続され、他端はリレーマトリクス１３に接続される。スイッチ４０ａ〜４０ｎは基準ピン１４とテストピン３１ａ〜３１ｎを選択的に接続するスイッチであり、第１のスイッチに相当する。

次に、タイミング校正の手順について説明する。タイミング校正は、手順１〜手順４の４つの手順に分けて行われる。なお、タイミング校正を行うときはテストピン３１ａ〜３１ｎ内のスイッチ３７をオフ（ハイインピーダンス）にして、比較電圧ＶＯＨａ〜ＶＯＨｎがコンパレータ３６に入力されないようにしておく。

まず手順１で、リレーマトリクス１３を操作して、基準ピン１４から校正対象テストピン（例えばテストピン３１ａ）までの経路を確保し、校正対象テストピン内のドライバの出力はオフにする。スイッチ４０ａ〜４０ｎのうち、校正対象テストピンに接続されているスイッチのみオンにする。そして、ドライバ１４ａから基準信号を出力し、コンパレータ１４ｂで反射波のエッジタイミングをサーチすることにより、ＴＤＲ法によって基準ピン１４と校正対象テストピン間の電気長を測定する。テストピン３１ａ〜３１ｎの全てについて、電気長の測定を行う。

次に、手順２で校正対象テストピン内のコンパレータ３６の判定タイミング調整を行う。リレーマトリクス１３を操作して基準ピン１４と校正対象テストピン間の経路を確保し、スイッチ４０ａ〜４０ｎのうち該当スイッチをオンにする。また、必要に応じてスイッチ３３ａ〜３３ｎのうち校正対象テストピンに接続されているスイッチをオンにして、ＶＴＳレベルで終端する。

ドライバ３５の出力をＤＣレベル（出力の高レベルあるいは低レベル）に固定し、ドライバ１４ａから調整用信号を出力する。この状態でこの調整用信号のエッジタイミングをサーチする。そして、手順１で測定した電気長を含めて、テストピン３１ａ〜３１ｎの全テストピン内のコンパレータ３６の判定タイミングが等しくなるように、タイミング発生部１０内のタイミングジェネレータとデジタルコンパレータを調整する。

なお、このときコンパレータ３６の測定信号入力端子と比較電圧入力端子は被試験半導体１２の試験時とは逆になるので、判定結果の出力も反転する。そのため、タイミング発生部１０内のデジタルコンパレータで極性を反転して判定する。

次に、手順３で校正対象テストピンに内蔵されているドライバ３５とコンパレータ３６を用いて、校正対象テストピンと被試験半導体１２間の電気長を測定する。すなわち、ＯＵＴリレー１１ａ〜１１ｎのうち、校正対象テストピンに接続されているＯＵＴリレーをオンにし、ドライバ３５から校正信号を出力して、コンパレータ３６を用いてＴＤＲ法により電気長を測定する。このときのコンパレータ３６の判定レベルは、被試験半導体１２を試験するときにコンパレータ３６入力されるＶＯＨｉ（ｉ＝ａ〜ｎ）とする。

最後に、手順４でドライバ３５のエッジタイミングの調整を行う。校正対象テストピンに接続されているＯＵＴリレーを開放し、ドライバ３５の出力信号のエッジタイミングをコンパレータ３６でサーチする。手順３によって得られたテストピンと被試験半導体１２間の電気長を加味し、テストピン３１ａ〜３１ｎ内のドライバの出力信号が同じタイミングで被試験半導体１２に入力されるように、ドライバ３５の出力波形のエッジタイミングを調整する。

この実施例では、基準ピン１４の出力を順次テストピン３１ａ〜３１ｎ内のコンパレータ３６の比較電圧入力端子に入力して、基準ピン１４とテストピン間の電気長を測定してタイミングを校正するようにした。そのため、テストピンＬＳＩ３０にスキュー調整部を配置する必要がなくなるので、回路規模を縮小することができる。

また、コンパレータ３６の判定レベルをドライバ３５のＤＣレベルを用いるようにしたので、従来スキュー調整部内のコンパレータに入力した電圧ＶＯＳが不要になる。このため、ＶＯＳを作成するデジタルアナログ変換器が不要になり、回路規模を更に縮小することができる。

さらに、テストピン３１ａ〜３１ｎ内のコンパレータ３６を用いて判定タイミングを調整するので、従来問題になっていたスキュー調整部内のコンパレータとコンパレータ３６のＴｐｄマッチングが取れないことに起因する誤差をなくすことができ、より高精度にタイミングを校正することができる。

なお、この実施例ではコンパレータ３６の比較電圧ＶＯＨａ〜ＶＯＨｎが入力される比較電圧入力端子に基準ピン１４の出力信号を入力したが、ＶＯＬａ〜ＶＯＬｎが入力される比較電圧入力端子に入力するようにしてもよい。この場合、スイッチ３７もＶＯＬａ〜ＶＯＬｎ側に配置する。また、抵抗３２ａ〜３２ｎ、スイッチ３３ａ〜３３ｎ、およびバッファ３４は必要に応じて省いてもよい。

図２にテストピンＬＳＩの他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図２において、５０はテストピンＬＳＩであり、テストピン３１ａ〜３１ｎ、バッファ３４、スイッチ５１ａ〜５１ｎおよび５３、５０Ωの抵抗５２で構成される。

スイッチ５１ａ〜５１ｎはその一端がそれぞれテストピン３１ａ〜３１ｎ内のコンパレータ３６のＶＯＨｉ（ｉ＝ａ〜ｎ）が入力される入力端子に接続され、他端が抵抗５２の一端に接続される。この抵抗５２の他端はスイッチ５３の一端に接続され、スイッチ５３の他端はバッファ３４の出力端子に接続される。スイッチ５４の一端はスイッチ５１ａ〜５１ｎと抵抗５２の接続点に接続される。図示していないが、このスイッチ５４の他端はリレーマトリクス１３に接続される。

動作は図１実施例と同じなので、説明を省略する。スイッチ５１ａ〜５１ｎは図１実施例のスイッチ４０ａ〜４０ｎに相当する。また、スイッチ５４は校正時のみオンにする。図１実施例ではスイッチ４０ａ〜４０ｎはテストピンＬＳＩ３０の外部に配置されていたが、この実施例ではこれらのスイッチをテストピンＬＳＩ５０の内部に取り込んだものである。なお、バッファ３４は第２のバッファに相当し、スイッチ５３は第２のスイッチに相当する。

なお、コンパレータ３６の入力容量および入力電流が十分小さく、他のテストピンの測定中にそのテストピンに与える影響を無視できる場合には、スイッチ５１ａ〜５１ｎを省略することができる。

また、バッファ３４、スイッチ５３、抵抗５２はコンパレータ３６を終端電圧ＶＴＳで終端する目的で用いられる。この実施例ではこの回路をスイッチ５１ａ〜５１ｎの共通接続点側に接続したので、抵抗５２、スイッチ５３は１組のみでよい。

図３にテストピンＬＳＩの他の実施例を示す。なお、図２と同じ要素には同一符号を付し、説明を省略する。図３において、６０はテストピンＬＳＩ、６１はバッファである。バッファ６１は第１のバッファに相当する。この実施例は図２実施例とほぼ同じであるが、スイッチ５１ａ〜５１ｎの共通接続点と、抵抗５２とスイッチ５４の共通接続点の間にバッファ６１を配置した点が異なる。このバッファ６１を設けることによって、基準ピン１４から入力される信号の高周波特性を改善することができる。

図４にテストピンＬＳＩの他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図４において、７０はテストピンＬＳＩであり、テストピン７１ａ〜７１ｎ、電流バッファ７２ａ〜７２ｎ、スイッチ７３ａ〜７３ｎ、および５０Ωの抵抗７４ａ〜７４ｎで構成される。

テストピン７１ａ〜７１ｎは各々ドライバ７５とコンパレータ７６で構成され、図６のテストピン２１ａ〜２１ｎとほぼ同じ構成を有している。テストピン７１ａ〜７１ｎ内のコンパレータ７６の一方の入力端子には、それぞれ比較電圧ＶＯＬａ〜ＶＯＬｎが入力される。

電流バッファ７２ａ〜７２ｎには、それぞれ校正時には終端電圧ＶＴＳａ〜ＶＴＳｎが、被試験半導体１２の試験時には判定電圧ＶＯＨａ〜ＶＯＨｎが入力される。この電流バッファ７２ａ〜７２ｎの出力端子にはそれぞれスイッチ７３ａ〜７３ｎの一端が接続され、このスイッチ７３ａ〜７３ｎの他端にはそれぞれ抵抗７４ａ〜７４ｎが接続される。抵抗７４ａ〜７４ｎの他端はそれぞれスイッチ４０ａ〜４０ｎ、およびテストピン７１ａ〜７１ｎ内のコンパレータ７６の他方の入力端子に接続される。

この実施例では、判定電圧ＶＯＨａ〜ＶＯＨｎと終端電圧ＶＴＳａ〜ＶＴＳｎの入力回路を共通化している。そのため、ＶＴＳ終端回路を別途持つ必要がないので、テストピンＬＳＩの構成を簡略化することができる。なお、抵抗７４ａ〜７４ｎは終端抵抗であり、スイッチ７３ａ〜７３ｎは終端するか否かを選択するスイッチである。

また、この実施例では電流バッファ７２ａ〜７２ｎ、スイッチ７３ａ〜７３ｎ、抵抗７４ａ〜７４ｎで構成したが、これに限られることはない。要は、タイミング校正時に終端電圧ＶＴＳａ〜ＶＴＳｎを入力し、試験時に判定電圧ＶＯＨａ〜ＶＯＨｎを入力できる構成であればよい。また、図２実施例のようにスイッチ４０ａ〜４０ｎをテストピンＬＳＩの中に取り込んでもよく、図３実施例のようにバッファ６１を挿入してもよい。

図５にドライバ専用ピンを搭載したテストピンＬＳＩの実施例を示す。なお、図４と同じ要素には同一符号を付し、説明を省略する。図５において、８０はテストピンＬＳＩ、８１ａ〜８１ｎは出力をオフにできるドライバであり、それぞれ５０Ωの抵抗およびＯＵＴリレー１１ａ〜１１ｎを経由して被試験半導体（図示せず）に信号を出力する。

８２ａ〜８２ｎはコンパレータであり、それぞれドライバ８１ａ〜８１ｎの出力が入力される。８３はマルチプレクサであり、コンパレータ８２ａ〜８２ｎの出力が入力され、これらの入力信号のうち１つを選択して出力する。マルチプレクサ８３の出力はタイミング発生部１０に入力される。８４は出力をオフにできるバッファであり、スイッチ５４を介して基準ピン１４の出力が入力される。バッファ８４の出力はコンパレータ８２ａ〜８２ｎに入力される。マルチプレクサ８３は選択部に相当する。

このような構成において、マルチプレクサ８３によってコンパレータ８２ａ〜８２ｎの出力の１つを選択し、選択したコンパレータを用いて前述した手順１〜手順４の測定を行う。基準ピン１４からの信号をコンパレータ８２ａ〜８２ｎに分配するバッファ８４を内蔵しており、またテストピンＬＳＩ内でコンパレータの出力を選択するので、タイミング発生部１０の構成を簡略化することができる。

なお、これらの実施例ではテストピンＬＳＩにテストピン、スイッチ、バッファ等を内蔵させる構成としたが、これに限られることはない。それぞれ別回路として構成することもできる。但し、１つのＬＳＩに内蔵すると、各回路相互間の特性のばらつきを小さくすることができる。

また、これらの実施例ではテストピン内のコンパレータに入力される差動信号の極性は、試験の時とは逆になる。従って、タイミング校正時と試験時で判定する波形のエッジを異ならせる（例えば試験時は判定波形の立ち上がりで判定し、タイミング校正時は立ち下がりで判定する等）ことにより、タイミング発生部１０内のデジタルコンパレータの判定極性を反転する必要がなくなる。

本発明の一実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 従来の半導体試験装置の構成図である。 従来の半導体試験装置の構成図である。 測定を説明するための波形図である。

符号の説明

１０ タイミング発生部
１１ａ〜１１ｎ ＯＵＴリレー
１２ 被試験半導体
１３ リレーマトリクス
１４ 基準ピン
３０、５０、６０、７０、８０ テストピンＬＳＩ
３１ａ〜３１ｎ、７１ａ〜７１ｎ テストピン
３２ａ〜３２ｎ、５２、７４ａ〜７４ｎ 抵抗
３３ａ〜３３ｎ、３７、４０ａ〜４０ｎ、５１ａ〜５１ｎ、５３、５４ スイッチ
３４、６１、７２ａ〜７２ｎ、８４ バッファ
３５、７５、８１ａ〜８１ｎ ドライバ
３６、７６、８２ａ〜８２ｎ コンパレータ
７３ａ〜７３ｎ スイッチ
８３ マルチプレクサ

Claims (9)

1. 被試験半導体に信号を出力するドライバと、このドライバの出力信号および比較電圧が入力されるコンパレータで構成される複数のテストピンと、
   タイミング校正の基準信号を出力する基準ピンと、
   タイミング校正時に、前記複数のテストピンに内蔵されているコンパレータの入力端子のうち、前記比較電圧が入力される端子と前記基準ピンの出力端子を選択的に接続する第１のスイッチと、
   を具備したことを特徴とするタイミング校正機能を具備した半導体試験装置。
2. 前記コンパレータは、同じテストピン内にあるドライバの出力レベルを判定レベルとするようにしたことを特徴とする請求項１記載のタイミング校正機能を有する半導体試験装置。
3. 前記複数のテストピンおよび前記第１のスイッチを同じＬＳＩ(Large Scale Integration)に内蔵したことを特徴とする請求項１若しくは請求項２記載のタイミング校正機能を具備した半導体試験装置。
4. 前記基準ピンと前記第１のスイッチとの間に第１のバッファを配置したことを特徴とする請求項１乃至請求項３いずれかに記載のタイミング校正機能を具備した半導体試験装置。
5. 前記複数のテストピン、前記第１のスイッチ、および前記第１のバッファを同じＬＳＩ(Large Scale Integration)に内蔵したことを特徴とする請求項４記載のタイミング校正機能を具備した半導体試験装置。
6. 終端電圧が入力される第２のバッファと、
   この第２のバッファの出力を前記複数のテストピンに入力する第２のスイッチを具備したことを特徴とする請求項１乃至請求項５いずれかに記載のタイミング校正機能を具備した半導体試験装置。
7. 前記テストピンに、タイミング校正時には終端電圧を入力し、試験時には被試験半導体の出力信号を判定する判定電圧を入力するようにしたことを特徴とする請求項１乃至請求項６いずれかに記載のタイミング校正機能を具備した半導体試験装置。
8. タイミング校正の基準信号を出力する基準ピンと、
   被試験半導体に信号を出力する複数のドライバと、
   前記複数のドライバの各々に対応して設けられ、対応するドライバの出力信号および比較電圧が入力され、校正時に前記比較電圧が入力される端子に前記基準ピンの出力信号が入力されて、この出力信号を判定する複数のコンパレータと、
   前記複数のコンパレータの出力の１つを選択する選択部と、
   を具備したことを特徴とするタイミング校正機能を具備した半導体試験装置。
9. 前記複数のドライバ、前記複数のコンパレータ、および前記選択部を同じＬＳＩ(Large Scale Integration)に内蔵したことを特徴とする請求項８記載のタイミング校正機能を具備した半導体試験装置。

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