JP2000137056A - デスキュー回路 - Google Patents
デスキュー回路Info
- Publication number
- JP2000137056A JP2000137056A JP10294554A JP29455498A JP2000137056A JP 2000137056 A JP2000137056 A JP 2000137056A JP 10294554 A JP10294554 A JP 10294554A JP 29455498 A JP29455498 A JP 29455498A JP 2000137056 A JP2000137056 A JP 2000137056A
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- JP
- Japan
- Prior art keywords
- tester
- pin
- measurement board
- transmission line
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路規模を大きくすることなく、タイミング
調整の誤差を低減することができ、かつ高精度なデスキ
ューを行う。 【解決手段】 テスターピン１ａのタイミング調整は、
半導体スイッチ３ａ、３ｎをオンにし、テスターピン１
ａを基準ピンであるテスターピン１ｎと接続して行われ
る。同様に、テスターピン１ｂのタイミング調整は、半
導体スイッチ３ｂ、３ｎをオンにし、テスターピン１ｂ
を基準ピンであるテスターピン１ｎと接続して行われ
る。いずれの場合も、伝送ラインを接続している半導体
スイッチのオン抵抗と、伝送ラインのラインインピーダ
ンスとは、同じく測定ボード４上に用意されたインピー
ダンス整合抵抗５により整合される。
調整の誤差を低減することができ、かつ高精度なデスキ
ューを行う。 【解決手段】 テスターピン１ａのタイミング調整は、
半導体スイッチ３ａ、３ｎをオンにし、テスターピン１
ａを基準ピンであるテスターピン１ｎと接続して行われ
る。同様に、テスターピン１ｂのタイミング調整は、半
導体スイッチ３ｂ、３ｎをオンにし、テスターピン１ｂ
を基準ピンであるテスターピン１ｎと接続して行われ
る。いずれの場合も、伝送ラインを接続している半導体
スイッチのオン抵抗と、伝送ラインのラインインピーダ
ンスとは、同じく測定ボード４上に用意されたインピー
ダンス整合抵抗５により整合される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣテスターにお
いて、測定ボード上に搭載された被測定デバイスを試験
するデスキュー回路に関する。
いて、測定ボード上に搭載された被測定デバイスを試験
するデスキュー回路に関する。
【０００２】
【従来の技術】図２は、従来技術によるデスキュー回路
の構成を示す回路図である。図において、１ａ、１ｂ、
…、１ｎはテスターピン、２ａ、２ｂ、…、２ｎは伝送
ライン、４は測定ボード、６ａ、６ｂ、…、６ｎはリレ
ー、７はリレーマトリクス回路、８は基準ピンである。
の構成を示す回路図である。図において、１ａ、１ｂ、
…、１ｎはテスターピン、２ａ、２ｂ、…、２ｎは伝送
ライン、４は測定ボード、６ａ、６ｂ、…、６ｎはリレ
ー、７はリレーマトリクス回路、８は基準ピンである。
【０００３】まず、テスターピン１ａに対するタイミン
グ調整は、リレー６ａをオンにし、リレーマトリクス回
路７でテスターピン１ａのラインを選択し、基準ピン８
と接続して行われる。同様に、テスターピン１ｎのタイ
ミング調整は、リレー６ｎをオンにし、リレーマトリク
ス回路７でテスターピン１ｎのラインを選択し、基準ピ
ン８と接続して行われる。
グ調整は、リレー６ａをオンにし、リレーマトリクス回
路７でテスターピン１ａのラインを選択し、基準ピン８
と接続して行われる。同様に、テスターピン１ｎのタイ
ミング調整は、リレー６ｎをオンにし、リレーマトリク
ス回路７でテスターピン１ｎのラインを選択し、基準ピ
ン８と接続して行われる。
【０００４】
【発明が解決しようとする課題】ところで、従来技術で
は、タイミング調整時、実際に被測定デバイスを測定す
るときは、測定ボード４上で測定を行うため、タイミン
グ調整時と条件が異なり、誤差を生じるという問題があ
る。
は、タイミング調整時、実際に被測定デバイスを測定す
るときは、測定ボード４上で測定を行うため、タイミン
グ調整時と条件が異なり、誤差を生じるという問題があ
る。
【０００５】また、測定ボード４上にリレーからなるマ
トリクス回路７を実装すると、物理的な回路規模がかな
り大きくなってしまうという問題がある。そこで、リレ
ーの代わりに半導体スイッチを用いると、半導体スイッ
チはオン抵抗が大きいため、伝送ラインにインピーダン
スの不整合が生じ、波形を劣化させてしまうという問題
がある。
トリクス回路７を実装すると、物理的な回路規模がかな
り大きくなってしまうという問題がある。そこで、リレ
ーの代わりに半導体スイッチを用いると、半導体スイッ
チはオン抵抗が大きいため、伝送ラインにインピーダン
スの不整合が生じ、波形を劣化させてしまうという問題
がある。
【０００６】この発明は上述した事情に鑑みてなされた
もので、回路規模を大きくすることなく、タイミング調
整の誤差を低減することができ、かつ高精度なデスキュ
ーを行うことができるデスキュー回路を提供することを
目的とする。
もので、回路規模を大きくすることなく、タイミング調
整の誤差を低減することができ、かつ高精度なデスキュ
ーを行うことができるデスキュー回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、測定ボード上に搭
載された被測定デバイスを試験するデスキュー回路にお
いて、被測定デバイスに信号を印加したり、被測定デバ
イスから出力される信号を判定する複数のテスターピン
と、前記複数のテスターピンと前記測定ボードとを接続
する伝送ラインと、前記複数のテスターピン毎に前記測
定ボード上に設けられ、一端を前記伝送ラインに接続
し、他端を測定ボード上で共通接続し、テスターピン同
士の接続および切断を行う複数の半導体スイッチとを具
備することを特徴とする。
るために、請求項１記載の発明では、測定ボード上に搭
載された被測定デバイスを試験するデスキュー回路にお
いて、被測定デバイスに信号を印加したり、被測定デバ
イスから出力される信号を判定する複数のテスターピン
と、前記複数のテスターピンと前記測定ボードとを接続
する伝送ラインと、前記複数のテスターピン毎に前記測
定ボード上に設けられ、一端を前記伝送ラインに接続
し、他端を測定ボード上で共通接続し、テスターピン同
士の接続および切断を行う複数の半導体スイッチとを具
備することを特徴とする。
【０００８】また、請求項２記載の発明では、請求項１
記載のデスキュー回路において、前記複数のテスターピ
ンのうち、いずれか１つを基準ピンとし、該基準ピンと
タイミング調整対象のテスターピンとを、対応する半導
体スイッチをオン状態とすることで接続し、タイミング
調整対象のテスターピンのタイミング調整を行うことを
特徴とする。
記載のデスキュー回路において、前記複数のテスターピ
ンのうち、いずれか１つを基準ピンとし、該基準ピンと
タイミング調整対象のテスターピンとを、対応する半導
体スイッチをオン状態とすることで接続し、タイミング
調整対象のテスターピンのタイミング調整を行うことを
特徴とする。
【０００９】また、請求項３記載の発明では、請求項１
または２記載のデスキュー回路において、前記測定ボー
ド上に設けられ、一端を前記複数の半導体スイッチの共
通接続点に接続し、他端を接地したインピーダンス整合
抵抗を具備することを特徴とする。
または２記載のデスキュー回路において、前記測定ボー
ド上に設けられ、一端を前記複数の半導体スイッチの共
通接続点に接続し、他端を接地したインピーダンス整合
抵抗を具備することを特徴とする。
【００１０】この発明では、テスターピンのタイミング
調整は、前記複数のテスターピンのうち、基準ピンとタ
イミング調整対象のテスターピンとを、測定ボード上に
設けられた、対応する半導体スイッチをオン状態とする
ことで接続し、タイミング調整対象のテスターピンのタ
イミング調整を行うようにしたため、回路規模を大きく
することなく、タイミング調整の誤差を低減することが
可能となり、かつ高精度なデスキューを行うことが可能
となる。また、伝送ラインを接続している半導体スイッ
チのオン抵抗と、伝送ラインのラインインピーダンスと
は、同じく測定ボード上に用意されたインピーダンス整
合抵抗により整合される。
調整は、前記複数のテスターピンのうち、基準ピンとタ
イミング調整対象のテスターピンとを、測定ボード上に
設けられた、対応する半導体スイッチをオン状態とする
ことで接続し、タイミング調整対象のテスターピンのタ
イミング調整を行うようにしたため、回路規模を大きく
することなく、タイミング調整の誤差を低減することが
可能となり、かつ高精度なデスキューを行うことが可能
となる。また、伝送ラインを接続している半導体スイッ
チのオン抵抗と、伝送ラインのラインインピーダンスと
は、同じく測定ボード上に用意されたインピーダンス整
合抵抗により整合される。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明の実施形態による全
体の構成を示す回路図である。図において、１ａ、１
ｂ、…、１ｎは、被測定デバイスに信号を印加したり、
被測定デバイスから出力される信号を判定する機能を有
するテスターピンである。２ａ、２ｂ、…、２ｎは、各
々、対応するテスターピンと測定ボード４とを接続する
伝送ラインである。３ａ、３ｂ、…、３ｎは、測定ボー
ド４上に配設され、各々、対応するテスターピンと他の
テスターピンとの接続および切り離しを行う半導体スイ
ッチである。４は、被測定デバイスを搭載する測定ボー
ドである。５は、測定ボード４上に配設され、一端を半
導体スイッチと半導体スイッチの共通接続点に接続し、
他端をＧＮＤに接続したインピーダンス整合抵抗であ
る。
の形態を説明する。図１は、本発明の実施形態による全
体の構成を示す回路図である。図において、１ａ、１
ｂ、…、１ｎは、被測定デバイスに信号を印加したり、
被測定デバイスから出力される信号を判定する機能を有
するテスターピンである。２ａ、２ｂ、…、２ｎは、各
々、対応するテスターピンと測定ボード４とを接続する
伝送ラインである。３ａ、３ｂ、…、３ｎは、測定ボー
ド４上に配設され、各々、対応するテスターピンと他の
テスターピンとの接続および切り離しを行う半導体スイ
ッチである。４は、被測定デバイスを搭載する測定ボー
ドである。５は、測定ボード４上に配設され、一端を半
導体スイッチと半導体スイッチの共通接続点に接続し、
他端をＧＮＤに接続したインピーダンス整合抵抗であ
る。
【００１２】まず、テスターピン１ｎを基準ピンとした
ときについて説明する。テスターピン１ａのタイミング
調整は、半導体スイッチ３ａ、３ｎをオンにし、テスタ
ーピン１ａを基準ピンであるテスターピン１ｎと接続し
て行われる。このとき、伝送ライン２ａと伝送ライン２
ｎとを接続している半導体スイッチのオン抵抗と、伝送
ラインのラインインピーダンスとは、同じく測定ボード
４上に用意されたインピーダンス整合抵抗５によって整
合されるので、高品質の波形を伝送することができ、高
精度なタイミング調整を行うことができる。
ときについて説明する。テスターピン１ａのタイミング
調整は、半導体スイッチ３ａ、３ｎをオンにし、テスタ
ーピン１ａを基準ピンであるテスターピン１ｎと接続し
て行われる。このとき、伝送ライン２ａと伝送ライン２
ｎとを接続している半導体スイッチのオン抵抗と、伝送
ラインのラインインピーダンスとは、同じく測定ボード
４上に用意されたインピーダンス整合抵抗５によって整
合されるので、高品質の波形を伝送することができ、高
精度なタイミング調整を行うことができる。
【００１３】同様に、テスターピン１ｂのタイミング調
整は、半導体スイッチ３ｂ、３ｎをオンにし、テスター
ピン１ｂを基準ピンであるテスターピン１ｎと接続して
行われる。このとき、伝送ライン２ｂと伝送ライン２ｎ
とを接続している半導体スイッチのオン抵抗と、伝送ラ
インのラインインピーダンスとは、同じく測定ボード４
上に用意されたインピーダンス整合抵抗５によって整合
されるので、高品質の波形を伝送することができ、高精
度なタイミング調整を行うことができる。
整は、半導体スイッチ３ｂ、３ｎをオンにし、テスター
ピン１ｂを基準ピンであるテスターピン１ｎと接続して
行われる。このとき、伝送ライン２ｂと伝送ライン２ｎ
とを接続している半導体スイッチのオン抵抗と、伝送ラ
インのラインインピーダンスとは、同じく測定ボード４
上に用意されたインピーダンス整合抵抗５によって整合
されるので、高品質の波形を伝送することができ、高精
度なタイミング調整を行うことができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
実際に被測定デバイスを測定するときと同じ測定ボード
上でタイミング調整を行うようにしたため、回路規模を
大きくすることなく、タイミング調整の誤差を低減する
ことができ、かつ高精度なデスキューを行うことができ
るという利点が得られる。
実際に被測定デバイスを測定するときと同じ測定ボード
上でタイミング調整を行うようにしたため、回路規模を
大きくすることなく、タイミング調整の誤差を低減する
ことができ、かつ高精度なデスキューを行うことができ
るという利点が得られる。
【図１】 本発明によるデスキュー回路の構成を示す回
路図である。
路図である。
【図２】 従来技術のデスキュー回路の構成を示す回路
図である。
図である。
１ａ〜１ｎ テスターピン ２ａ〜２ｎ 伝送ライン ３ａ〜３ｎ 半導体スイッチ ４ 測定ボード ５ インピーダンス整合抵抗
Claims (3)
- 【請求項１】 測定ボード上に搭載された被測定デバイ
スを試験するデスキュー回路において、 被測定デバイスに信号を印加したり、被測定デバイスか
ら出力される信号を判定する複数のテスターピンと、 前記複数のテスターピンと前記測定ボードとを接続する
伝送ラインと、 前記複数のテスターピン毎に前記測定ボード上に設けら
れ、一端を前記伝送ラインに接続し、他端を測定ボード
上で共通接続し、テスターピン同士の接続および切断を
行う複数の半導体スイッチとを具備することを特徴とす
るデスキュー回路。 - 【請求項２】 前記複数のテスターピンのうち、いずれ
か１つを基準ピンとし、該基準ピンとタイミング調整対
象のテスターピンとを、対応する半導体スイッチをオン
状態とすることで接続し、タイミング調整対象のテスタ
ーピンのタイミング調整を行うことを特徴とする請求項
１記載のデスキュー回路。 - 【請求項３】 前記測定ボード上に設けられ、一端を前
記複数の半導体スイッチの共通接続点に接続し、他端を
接地したインピーダンス整合抵抗を具備することを特徴
とする請求項１または２記載のデスキュー回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294554A JP2000137056A (ja) | 1998-08-24 | 1998-09-30 | デスキュー回路 |
| KR1019990041019A KR20000023413A (ko) | 1998-09-30 | 1999-09-22 | 디스큐 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-237813 | 1998-08-24 | ||
| JP23781398 | 1998-08-24 | ||
| JP10294554A JP2000137056A (ja) | 1998-08-24 | 1998-09-30 | デスキュー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137056A true JP2000137056A (ja) | 2000-05-16 |
Family
ID=26533390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294554A Pending JP2000137056A (ja) | 1998-08-24 | 1998-09-30 | デスキュー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000137056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784684B2 (en) | 2001-09-25 | 2004-08-31 | Renesas Technology Corp. | Testing apparatus including testing board having wirings connected to common point and method of testing semiconductor device by composing signals |
| JP2008534958A (ja) * | 2005-03-31 | 2008-08-28 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
-
1998
- 1998-09-30 JP JP10294554A patent/JP2000137056A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784684B2 (en) | 2001-09-25 | 2004-08-31 | Renesas Technology Corp. | Testing apparatus including testing board having wirings connected to common point and method of testing semiconductor device by composing signals |
| JP2008534958A (ja) * | 2005-03-31 | 2008-08-28 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
| JP4672057B2 (ja) * | 2005-03-31 | 2011-04-20 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |