JPH11190760A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH11190760A JPH11190760A JP9359483A JP35948397A JPH11190760A JP H11190760 A JPH11190760 A JP H11190760A JP 9359483 A JP9359483 A JP 9359483A JP 35948397 A JP35948397 A JP 35948397A JP H11190760 A JPH11190760 A JP H11190760A
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- Japan
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- dut
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- comparator
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Abstract
(57)【要約】
【課題】伝送線路端におけるタイミング・キャリブレー
ションを可能にしてピン間タイミング精度を一層向上可
能なタイミング・キャリブレーションを実現する半導体
試験装置を提供する。 【解決手段】被試験デバイスと電気的にコンタクトする
コンタクト端におけるピン間のタイミングを各々同一タ
イミングにキャリブレーションする半導体試験装置にお
いて、ＤＵＴに代えて装着コンタクトされ、第１に、基
準となるコンパレータピンとキャリブレーション対象の
ドライバピン間を所定同一配線遅延量の配線でショート
接続する所定個数のショートＤＵＴと、第２に、基準と
なるドライバピンとキャリブレーション対象のコンパレ
ータピン間を所定同一配線遅延量の配線でショート接続
する所定個数のショートＤＵＴを具備する半導体試験装
置。
ションを可能にしてピン間タイミング精度を一層向上可
能なタイミング・キャリブレーションを実現する半導体
試験装置を提供する。 【解決手段】被試験デバイスと電気的にコンタクトする
コンタクト端におけるピン間のタイミングを各々同一タ
イミングにキャリブレーションする半導体試験装置にお
いて、ＤＵＴに代えて装着コンタクトされ、第１に、基
準となるコンパレータピンとキャリブレーション対象の
ドライバピン間を所定同一配線遅延量の配線でショート
接続する所定個数のショートＤＵＴと、第２に、基準と
なるドライバピンとキャリブレーション対象のコンパレ
ータピン間を所定同一配線遅延量の配線でショート接続
する所定個数のショートＤＵＴを具備する半導体試験装
置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
において、ドライバピンあるいはコンパレータピンのタ
イミング・キャリブレーションに関する。
において、ドライバピンあるいはコンパレータピンのタ
イミング・キャリブレーションに関する。
【０００２】
【従来の技術】従来技術について図３のピンエレクトロ
ニクスの要部原理構成を示し以下に説明する。この図は
キャリブレーション時の接続概念図であり、途中のリレ
ーや他の接続回路等を除いている。尚、半導体試験装置
の構成及びその動作については、周知であるので説明を
省略する。
ニクスの要部原理構成を示し以下に説明する。この図は
キャリブレーション時の接続概念図であり、途中のリレ
ーや他の接続回路等を除いている。尚、半導体試験装置
の構成及びその動作については、周知であるので説明を
省略する。
【０００３】タイミング・キャリブレーションは、ドラ
イバの振幅条件を変えた場合や、波形モード等のピン条
件を変えた場合や装置温度が変わった場合等に必要とな
り、このタイミング・キャリブレーションは、特にピン
間スキュー補正を行う為に、測定タイミングの精度に直
接関与する重要なキャリブレーションである。
イバの振幅条件を変えた場合や、波形モード等のピン条
件を変えた場合や装置温度が変わった場合等に必要とな
り、このタイミング・キャリブレーションは、特にピン
間スキュー補正を行う為に、測定タイミングの精度に直
接関与する重要なキャリブレーションである。
【０００４】図３は、従来技術であり、ＴＤＲ（Time D
omain Reflect）キャリブレーション手法によるタイミ
ング・キャリブレーションである。伝送線路端にはＤＵ
Ｔを装着しないオープン状態にし、この伝送線路端から
の全反射信号をＣＡＬマトリックスで順次当該キャリブ
レーションピンに切替えて標準コンパレータに接続して
同一タイミングとなるようにキャリブレーションを行う
ことで、各ドライバピン間の伝送線路端におけるタイミ
ング精度を補正している。ここで、伝送線路の配線遅延
量、及びドライバ出力端から標準コンパレータの入力端
までの配線遅延量は同一に設計され、この経路による誤
差はないものと仮定している。
omain Reflect）キャリブレーション手法によるタイミ
ング・キャリブレーションである。伝送線路端にはＤＵ
Ｔを装着しないオープン状態にし、この伝送線路端から
の全反射信号をＣＡＬマトリックスで順次当該キャリブ
レーションピンに切替えて標準コンパレータに接続して
同一タイミングとなるようにキャリブレーションを行う
ことで、各ドライバピン間の伝送線路端におけるタイミ
ング精度を補正している。ここで、伝送線路の配線遅延
量、及びドライバ出力端から標準コンパレータの入力端
までの配線遅延量は同一に設計され、この経路による誤
差はないものと仮定している。
【０００５】
【発明が解決しようとする課題】しかしながら、上述従
来技術の反射法によるタイミング・キャリブレーション
を行う場合の前提条件である伝送線路の配線遅延量、及
びドライバ出力端から標準コンパレータの入力端までの
配線遅延量は同一と仮定しているが、これら数百ピンに
も及ぶ全てのテスタピンの上記配線遅延量は、製造ばら
つきに伴う不一致を生じる場合がある。もしこれら配線
遅延量のばらつきがあれば、そのままタイミング精度誤
差要因となってしまい好ましくない。そこで、本発明が
解決しようとする課題は、伝送線路端におけるタイミン
グ・キャリブレーションを可能にしてピン間タイミング
精度を一層向上可能なタイミング・キャリブレーション
を実現する半導体試験装置を提供することである。
来技術の反射法によるタイミング・キャリブレーション
を行う場合の前提条件である伝送線路の配線遅延量、及
びドライバ出力端から標準コンパレータの入力端までの
配線遅延量は同一と仮定しているが、これら数百ピンに
も及ぶ全てのテスタピンの上記配線遅延量は、製造ばら
つきに伴う不一致を生じる場合がある。もしこれら配線
遅延量のばらつきがあれば、そのままタイミング精度誤
差要因となってしまい好ましくない。そこで、本発明が
解決しようとする課題は、伝送線路端におけるタイミン
グ・キャリブレーションを可能にしてピン間タイミング
精度を一層向上可能なタイミング・キャリブレーション
を実現する半導体試験装置を提供することである。
【０００６】
【課題を解決するための手段】第１図と第２図は、本発
明に係る解決手段を示している。第１に、上記課題を解
決するために、本発明の構成では、被試験デバイスと電
気的にコンタクトするコンタクト端である複数ドライバ
ピン端あるいは複数コンパレータピン端におけるピン間
のタイミングを各々同一タイミングにキャリブレーショ
ンする半導体試験装置において、ＤＵＴに代えて装着コ
ンタクトされ、第１に、基準となるコンパレータピンと
キャリブレーション対象のドライバピン間を所定同一配
線遅延量の配線でショート接続する所定個数のショート
ＤＵＴと、第２に、基準となるドライバピンとキャリブ
レーション対象のコンパレータピン間を所定同一配線遅
延量の配線でショート接続する所定個数のショートＤＵ
Ｔを具備してピン間のタイミング・キャリブレーション
を行うことを特徴とする半導体試験装置である。上記発
明によれば、ＤＵＴのＩＣリードとの接続点である伝送
線路端におけるタイミング・キャリブレーションを可能
にしてピン間タイミング精度を一層向上可能なタイミン
グ・キャリブレーションを実現する半導体試験装置が実
現できる。
明に係る解決手段を示している。第１に、上記課題を解
決するために、本発明の構成では、被試験デバイスと電
気的にコンタクトするコンタクト端である複数ドライバ
ピン端あるいは複数コンパレータピン端におけるピン間
のタイミングを各々同一タイミングにキャリブレーショ
ンする半導体試験装置において、ＤＵＴに代えて装着コ
ンタクトされ、第１に、基準となるコンパレータピンと
キャリブレーション対象のドライバピン間を所定同一配
線遅延量の配線でショート接続する所定個数のショート
ＤＵＴと、第２に、基準となるドライバピンとキャリブ
レーション対象のコンパレータピン間を所定同一配線遅
延量の配線でショート接続する所定個数のショートＤＵ
Ｔを具備してピン間のタイミング・キャリブレーション
を行うことを特徴とする半導体試験装置である。上記発
明によれば、ＤＵＴのＩＣリードとの接続点である伝送
線路端におけるタイミング・キャリブレーションを可能
にしてピン間タイミング精度を一層向上可能なタイミン
グ・キャリブレーションを実現する半導体試験装置が実
現できる。
【０００７】尚、キャリブレーション手順としては、上
述ショートＤＵＴを自動交換手段あるいは手動で順次交
換して、第１に基準となるコンパレータに接続して各ド
ライバピン間を同一となるようにキャリブレーション実
施し、第２に基準となるドライバに接続して各コンパレ
ータピン間を同一となるようにキャリブレーション実施
する。
述ショートＤＵＴを自動交換手段あるいは手動で順次交
換して、第１に基準となるコンパレータに接続して各ド
ライバピン間を同一となるようにキャリブレーション実
施し、第２に基準となるドライバに接続して各コンパレ
ータピン間を同一となるようにキャリブレーション実施
する。
【０００８】また、ショートＤＵＴとしては、タイミン
グ・キャリブレーションを実施するＤＵＴピンに対応す
る２ピン間をショート接続し、タイミング・キャリブレ
ーションする２ピン間を各々同一配線遅延量とするＤＵ
ＴのＩＣリード形状に対応したＩＣリードを備えるショ
ートＤＵＴであることを特徴とする上述半導体試験装置
がある。また、ショートＤＵＴとしては、キャリブレー
ション対象のピンを順次切替えて基準のコンパレータピ
ンあるいは基準のドライバピン間をショート接続可能
で、かつ２ピン間が各々同一配線遅延量とする外部から
自動切替え制御可能、あるいは手動切替え可能な切替え
手段、例えばロータリー式切替え器を備えるショートＤ
ＵＴであることを特徴とする上述半導体試験装置があ
る。
グ・キャリブレーションを実施するＤＵＴピンに対応す
る２ピン間をショート接続し、タイミング・キャリブレ
ーションする２ピン間を各々同一配線遅延量とするＤＵ
ＴのＩＣリード形状に対応したＩＣリードを備えるショ
ートＤＵＴであることを特徴とする上述半導体試験装置
がある。また、ショートＤＵＴとしては、キャリブレー
ション対象のピンを順次切替えて基準のコンパレータピ
ンあるいは基準のドライバピン間をショート接続可能
で、かつ２ピン間が各々同一配線遅延量とする外部から
自動切替え制御可能、あるいは手動切替え可能な切替え
手段、例えばロータリー式切替え器を備えるショートＤ
ＵＴであることを特徴とする上述半導体試験装置があ
る。
【０００９】また、ＤＵＴに対応するショートＤＵＴを
ＤＵＴソケットに装着可能にハンドラ装置内へ内蔵して
タイミング・キャリブレーションを随時実施可能とする
ことを特徴とする上述半導体試験装置がある。また、Ｄ
ＵＴに対応してショートＤＵＴに相当する２ピン間をシ
ョートする各々同一配線遅延量のショートパターンをウ
エハ上に所定個数形成したタイミング・キャリブレーシ
ョン専用のウエハをプローバ装置内へ内蔵してタイミン
グ・キャリブレーションを随時実施可能とすることを特
徴とする上述半導体試験装置がある。
ＤＵＴソケットに装着可能にハンドラ装置内へ内蔵して
タイミング・キャリブレーションを随時実施可能とする
ことを特徴とする上述半導体試験装置がある。また、Ｄ
ＵＴに対応してショートＤＵＴに相当する２ピン間をシ
ョートする各々同一配線遅延量のショートパターンをウ
エハ上に所定個数形成したタイミング・キャリブレーシ
ョン専用のウエハをプローバ装置内へ内蔵してタイミン
グ・キャリブレーションを随時実施可能とすることを特
徴とする上述半導体試験装置がある。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１１】図１、図２は、本発明の一実施例を示す接
続概念図である。尚、両図に示すドライバはドライバ専
用ピンあるいはＩ／Ｏピンにおけるドライバピンの使用
を示し、コンパレータピンはＩ／Ｏピンにおけるコンパ
レータピンの使用を示すものとする。尚、コンパレータ
は通常ハイ／ロー側の２つのコンパレータ有しているが
何れか一方を使用する。また、図１は基準とみなすコン
パレータピン２を用いてドライバピン１、３側をタイミ
ング・キャリブレーションを実施する例である。他方、
図２は基準とみなすドライバピン８を用いてコンパレー
タピン７、９側をタイミング・キャリブレーションを実
施する例である。
続概念図である。尚、両図に示すドライバはドライバ専
用ピンあるいはＩ／Ｏピンにおけるドライバピンの使用
を示し、コンパレータピンはＩ／Ｏピンにおけるコンパ
レータピンの使用を示すものとする。尚、コンパレータ
は通常ハイ／ロー側の２つのコンパレータ有しているが
何れか一方を使用する。また、図１は基準とみなすコン
パレータピン２を用いてドライバピン１、３側をタイミ
ング・キャリブレーションを実施する例である。他方、
図２は基準とみなすドライバピン８を用いてコンパレー
タピン７、９側をタイミング・キャリブレーションを実
施する例である。
【００１２】先ず図１に示すドライバ側のタイミング・
キャリブレーションについて説明する。図１（ａ）にお
けるショートＤＵＴ１１は、ドライバピン１とコンパレ
ータピン２を所定配線遅延量でショート配線したＤＵＴ
形状のＩＣリードを有するものであり、ＤＵＴの代わり
に装着する。この状態でドライバピン１に対するタイミ
ング・キャリブレーションを実施する。即ち、コンパレ
ータピン２が所定タイミングでストローブされるよう
に、ドライバピン１側に直列接続されている可変遅延手
段を調整して合わせ込み、ドライバピン１のキャリブレ
ーション・データを取得する。図１（ｂ）におけるショ
ートＤＵＴ１２は、ドライバピン３とコンパレータピン
２を所定配線遅延量でショート配線したＤＵＴ形状のＩ
Ｃリードを有するものであり、これを交換装着する。こ
の状態でドライバピン３に対するタイミング・キャリブ
レーションを上述同様に実施して、ドライバピン３のキ
ャリブレーション・データを取得する。以後同様にし
て、ショートＤＵＴを順次交換して、基準となるコンパ
レータピン２に接続して各ドライバピン間を同一となる
ようにタイミング・キャリブレーション実施して、全て
のドライバピンのキャリブレーション・データを取得す
る。この結果、全てのドライバピンは、コンパレータピ
ン２を基準としてキャリブレーションできる。ここで注
目すべき点は、コンパレータピン２自身、及びこの伝送
線路の通過は共通であり、かつ各ショートＤＵＴ１１、
１２、‥１ｎのショート配線の配線遅延量は同一として
いるから、各ドライバにおけるＤＵＴのＩＣリード端の
タイミングは、各ドライバが有する伝送線路による伝播
遅延量ばらつきの誤差影響をも相殺され、キャリブレー
ション誤差要因ゼロとなる特筆した大きな利点が得られ
た点である。
キャリブレーションについて説明する。図１（ａ）にお
けるショートＤＵＴ１１は、ドライバピン１とコンパレ
ータピン２を所定配線遅延量でショート配線したＤＵＴ
形状のＩＣリードを有するものであり、ＤＵＴの代わり
に装着する。この状態でドライバピン１に対するタイミ
ング・キャリブレーションを実施する。即ち、コンパレ
ータピン２が所定タイミングでストローブされるよう
に、ドライバピン１側に直列接続されている可変遅延手
段を調整して合わせ込み、ドライバピン１のキャリブレ
ーション・データを取得する。図１（ｂ）におけるショ
ートＤＵＴ１２は、ドライバピン３とコンパレータピン
２を所定配線遅延量でショート配線したＤＵＴ形状のＩ
Ｃリードを有するものであり、これを交換装着する。こ
の状態でドライバピン３に対するタイミング・キャリブ
レーションを上述同様に実施して、ドライバピン３のキ
ャリブレーション・データを取得する。以後同様にし
て、ショートＤＵＴを順次交換して、基準となるコンパ
レータピン２に接続して各ドライバピン間を同一となる
ようにタイミング・キャリブレーション実施して、全て
のドライバピンのキャリブレーション・データを取得す
る。この結果、全てのドライバピンは、コンパレータピ
ン２を基準としてキャリブレーションできる。ここで注
目すべき点は、コンパレータピン２自身、及びこの伝送
線路の通過は共通であり、かつ各ショートＤＵＴ１１、
１２、‥１ｎのショート配線の配線遅延量は同一として
いるから、各ドライバにおけるＤＵＴのＩＣリード端の
タイミングは、各ドライバが有する伝送線路による伝播
遅延量ばらつきの誤差影響をも相殺され、キャリブレー
ション誤差要因ゼロとなる特筆した大きな利点が得られ
た点である。
【００１３】次に、図２に示すコンパレータ側のタイミ
ング・キャリブレーションについて説明する。図２
（ａ）におけるショートＤＵＴ２１は、ドライバピン８
とコンパレータピン７を所定配線遅延量でショート配線
したＤＵＴ形状のＩＣリードを有するものであり、ＤＵ
Ｔの代わりに装着する。この状態でコンパレータピン７
に対するタイミング・キャリブレーションを上述同様に
実施して、コンパレータピン７のキャリブレーション・
データを取得する。図２（ｂ）におけるショートＤＵＴ
２２は、ドライバピン８とコンパレータピン９を所定配
線遅延量でショート配線したＤＵＴ形状のＩＣリードを
有するものであり、これを交換装着する。この状態でコ
ンパレータピン９に対するタイミング・キャリブレーシ
ョンを上述同様に実施して、コンパレータピン９のキャ
リブレーション・データを取得する。以後同様にして、
ショートＤＵＴを順次交換して、基準となるドライバピ
ン８に接続して各コンパレータピン間を同一となるよう
にタイミング・キャリブレーション実施して、全てコン
パレータピンのキャリブレーション・データを取得す
る。この結果、全てのコンパレータピンは、ドライバピ
ン８を基準としてキャリブレーションできる。ここで注
目すべき点は、上述同様にドライバピン８自身及びこの
伝送線路の通過は共通であり、かつ各ショートＤＵＴ２
１、２２、‥２ｎのショート配線の配線遅延量も同一と
しているから、各コンパレータにおけるＤＵＴのＩＣリ
ード端のタイミングは、各コンパレータの伝送線路によ
る伝播遅延量ばらつきの誤差影響をも相殺され、キャリ
ブレーション誤差要因ゼロとなる特筆した大きな利点が
得られた点である。
ング・キャリブレーションについて説明する。図２
（ａ）におけるショートＤＵＴ２１は、ドライバピン８
とコンパレータピン７を所定配線遅延量でショート配線
したＤＵＴ形状のＩＣリードを有するものであり、ＤＵ
Ｔの代わりに装着する。この状態でコンパレータピン７
に対するタイミング・キャリブレーションを上述同様に
実施して、コンパレータピン７のキャリブレーション・
データを取得する。図２（ｂ）におけるショートＤＵＴ
２２は、ドライバピン８とコンパレータピン９を所定配
線遅延量でショート配線したＤＵＴ形状のＩＣリードを
有するものであり、これを交換装着する。この状態でコ
ンパレータピン９に対するタイミング・キャリブレーシ
ョンを上述同様に実施して、コンパレータピン９のキャ
リブレーション・データを取得する。以後同様にして、
ショートＤＵＴを順次交換して、基準となるドライバピ
ン８に接続して各コンパレータピン間を同一となるよう
にタイミング・キャリブレーション実施して、全てコン
パレータピンのキャリブレーション・データを取得す
る。この結果、全てのコンパレータピンは、ドライバピ
ン８を基準としてキャリブレーションできる。ここで注
目すべき点は、上述同様にドライバピン８自身及びこの
伝送線路の通過は共通であり、かつ各ショートＤＵＴ２
１、２２、‥２ｎのショート配線の配線遅延量も同一と
しているから、各コンパレータにおけるＤＵＴのＩＣリ
ード端のタイミングは、各コンパレータの伝送線路によ
る伝播遅延量ばらつきの誤差影響をも相殺され、キャリ
ブレーション誤差要因ゼロとなる特筆した大きな利点が
得られた点である。
【００１４】尚、ショートＤＵＴとしては、上述のよう
に、個別のショートＤＵＴをＤＵＴのキャリブレーショ
ンピン数に対応する個数設けて交換着脱するようにして
もよいが、所望により、基準のコンパレータピンあるい
は基準のドライバピンに対して接続先の全てのドライバ
ピン間、あるいはコンパレータピン間とを機械的に同一
配線遅延量で切替える切替えリレーを設け、これを外部
から順次切替え制御可能にした１個あるいは２個のショ
ートＤＵＴで実現するようにしても良い。
に、個別のショートＤＵＴをＤＵＴのキャリブレーショ
ンピン数に対応する個数設けて交換着脱するようにして
もよいが、所望により、基準のコンパレータピンあるい
は基準のドライバピンに対して接続先の全てのドライバ
ピン間、あるいはコンパレータピン間とを機械的に同一
配線遅延量で切替える切替えリレーを設け、これを外部
から順次切替え制御可能にした１個あるいは２個のショ
ートＤＵＴで実現するようにしても良い。
【００１５】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述したように本発明は、実
際にＤＵＴを装着あるいはＤＵＴと電気的にコンタクト
する位置において、基準となるコンパレータピンあるい
はドライバピンを使用してドライバピンあるいはコンパ
レータピンのタイミング・キャリブレーションを実施す
る構成としたことにより、キャリブレーション誤差要因
ゼロとなる結果、高速デバイスにおいてもタイミング測
定精度の良いデバイス試験が可能となる大きな利点が得
られる。従って本発明の技術的効果は大であり、産業上
の経済効果も極めて大である。
記載される効果を奏する。上述したように本発明は、実
際にＤＵＴを装着あるいはＤＵＴと電気的にコンタクト
する位置において、基準となるコンパレータピンあるい
はドライバピンを使用してドライバピンあるいはコンパ
レータピンのタイミング・キャリブレーションを実施す
る構成としたことにより、キャリブレーション誤差要因
ゼロとなる結果、高速デバイスにおいてもタイミング測
定精度の良いデバイス試験が可能となる大きな利点が得
られる。従って本発明の技術的効果は大であり、産業上
の経済効果も極めて大である。
【図１】本発明の、ドライバ側のタイミング・キャリブ
レーションを示す接続概念図である。
レーションを示す接続概念図である。
【図２】本発明の、コンパレータ側のタイミング・キャ
リブレーションを示す接続概念図である。
リブレーションを示す接続概念図である。
【図３】従来の、ドライバ側のタイミング・キャリブレ
ーションを示す接続概念図である。
ーションを示す接続概念図である。
１，３，８ ドライバピン ２，７，９ コンパレータピン １１，１２，２１，２２ ショートＤＵＴ
Claims (5)
- 【請求項１】 被試験デバイス（ＤＵＴ）と電気的にコ
ンタクトするコンタクト端におけるピン間のタイミング
を各々同一タイミングにキャリブレーションする半導体
試験装置において、 ＤＵＴに代えて装着コンタクトされ、第１に、基準とな
るコンパレータピンとキャリブレーション対象のドライ
バピン間を所定同一配線遅延量の配線でショート接続す
る所定個数のショートＤＵＴと、第２に、基準となるド
ライバピンとキャリブレーション対象のコンパレータピ
ン間を所定同一配線遅延量の配線でショート接続する所
定個数のショートＤＵＴと、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 ショートＤＵＴは、ＤＵＴのＩＣリード
形状に対応したＩＣリードを備えるショートＤＵＴであ
ることを特徴とする請求項１記載の半導体試験装置。 - 【請求項３】 ショートＤＵＴは、キャリブレーション
対象のピンを順次切替えて基準のコンパレータピンある
いは基準のドライバピン間をショート接続可能で、かつ
該２ピン間が各々同一配線遅延量とする切替え手段を備
えるショートＤＵＴであることを特徴とする請求項１記
載の半導体試験装置。 - 【請求項４】 ＤＵＴに対応する該ショートＤＵＴをハ
ンドラ装置内へ内蔵してタイミング・キャリブレーショ
ンを随時実施可能とすることを特徴とする請求項１記載
の半導体試験装置。 - 【請求項５】 ＤＵＴに対応して該ショートＤＵＴに相
当する２ピン間をショートする各々同一配線遅延量のシ
ョートパターンをウエハ上に所定個数形成したタイミン
グ・キャリブレーション専用のウエハをプローバ装置内
へ内蔵してタイミング・キャリブレーションを随時実施
可能とすることを特徴とする請求項１記載の半導体試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359483A JPH11190760A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359483A JPH11190760A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11190760A true JPH11190760A (ja) | 1999-07-13 |
Family
ID=18464739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359483A Pending JPH11190760A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11190760A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502174A (ja) * | 2000-06-20 | 2004-01-22 | フォームファクター，インコーポレイテッド | 集積回路ウエハ・テスタのタイミングを較正するためのシステム |
| US7043959B2 (en) | 2001-06-07 | 2006-05-16 | Advantest Corporation | Method for calibrating semiconductor test instrument |
| JP2006300894A (ja) * | 2005-04-25 | 2006-11-02 | Advantest Corp | 試験装置、及びプログラム |
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