JP2007509589A - 制御された等しい遅延時間を有する分離バッファ - Google Patents

Abstract

分離バッファにおける遅延を制御するシステムを提供する。そのような複数の分離バッファ（５０_１および５０_２）は、複数のラインに単一の信号チャネル（４２）を接続するために用いられ、等しい遅延を提供するように制御される。分離バッファ遅延は、電源電圧または電流を変化させることによって均一になるように制御される。遅延ロックループを形成する単一の遅延制御回路（７０）は、均一な遅延を確保するために各バッファに遅延制御信号を供給する。遅延の制御は各分離バッファの出力電圧を変化させ得るので、一実施形態では、バッファは２つの直列インバータから作成される。一方は可変遅延を有し、第２のインバータは可変遅延なしで固定出力電圧スイングを提供する。必要な回路を低減するために、一実施形態では、可変電源を備えた分離バッファは、分岐の前においてチャネルに提供され、その一方で、固定遅延を有するバッファは各分岐に提供される。

Description

本発明は、概して、信号の劣化を防ぐために分離バッファを介して複数のラインに信号を分配することに関する。より詳しくは、本発明は、ウェーハ上の集積回路（ＩＣ）のテストを可能にするために、ウェーハテストシステムの単一テスト信号チャネルを複数のテストプローブに接続するシステムに関する。

複数の伝送ラインに信号をファンアウトすることは、図１に示すように、多くの場合、信号が複数の行先に等しい位相シフトで到達することを必要とする。例えば、クロック信号をファンアウトするために、クロックツリーを用いて、複数のラインに到達する信号が同期されるように、またはライン行先において位相差なしで分配されるように、クロック信号を分配する。典型的には、位相差がないことを確実にするために、複数の伝送ラインが同一の長さを有するようにレイアウトされる。しかし、一部の場合では、複数のラインを、全てが同一の長さであるように経路決めすることが出来ないこともある。さらに、複数のラインのうちの一つにおいて欠陥またはラインの劣化が起こり得て、その欠陥または劣化は、別のライン上の信号の干渉および有意な減衰を生じるリターン信号を生成し得る。

分離バッファは、欠陥の効果を低減するために、図２に示すように、複数の伝送ラインの各々の経路に提供され得る。あいにく、分離バッファ回路は、信号に遅延を追加するのみならず、典型的には、到達遅延に不確定性を生み出すか、複数の伝送ラインの行先において実効的に位相差を生成する。回路構成の変化および温度変化は、同期回路に問題があると判明し得る一バッファ回路と別の回路の遅延のばらつきの代表的な原因である。

クロックツリーは、信号が同期して分配されるであろう状態の一例を提供するが、等しい位相遅延が維持され得る場合において別のシステムでそのような分配を提供することは好都合である。図３は、そのようなシステムの一つ（半導体ウェーハ上のＩＣをテストするためのテストシステム）の略ブロック図を示す。テストシステムは、通信ケーブル６によってテストヘッド８に接続されたテストコントローラ４からなる構成されるテスタ２を含む。テストシステムは、テストの対象のウェーハ１４を備え付けるためのステージ１２からなるプローバ１０をさらに含み、ステージ１２は、プローブカード１８上のプローブ１６と接触するように移動させられる。カメラ２０および２２は、プローバ１０およびテストヘッド８に取り付けられているように示されており、それによって、ウェーハ１４上に形成されたＩＣと接触するプローブ１６の正確な位置合わせが可能になる。

テストシステムでは、テストデータは、テストコントローラ４によって生成され、通信ケーブル６を介してテストヘッド８に伝送される。次いで、ウェーハ上のＩＣから提供されたテスト結果は、テストヘッド８において受信され、テストコントローラ４に伝送される。テストヘッド８は、一組のテストチャネルを含む。典型的には、テストコントローラ４から提供されたテストデータは、各テスタチャネルが複数のプローブ１６のうちの別個の１つに支持されるように、ケーブル６を介して提供された個々のチャネルに分けられ、テストヘッド８において分離される。テストヘッド８からのチャネルは、電気接続２４を介してプローブ１６に連結されている。

大抵の場合、プローブ１６の各々は、テストの対象のウェーハ１４のＩＣ上の単一の入出力（Ｉ／Ｏ）端子またはパッドと接触する。各テスタチャネルは、ＩＣが入力信号に応答して期待されるように振舞っているか否かを決定するために、ＩＣ入力にテスト信号を送り得るか、ＩＣ出力信号をモニタリングし得る。図４は、各テスタチャネルが単一のプローブに連結された状態の詳細を示す。図４では、２つの信号チャネル伝送ライン３１および３２が、ウェーハ１４上の２つの別個のＩＣ ３７_１および３７_２上のパッドに接触する２つの別個のプローブ１６_１および１６_２に提供されているように示されている。チャネル伝送ライン３１および３２の各々は、それぞれのドライバ３４および３５によって駆動され、ドライバ３４および３５は、典型的には、テストコントローラ４内に配置されている。チャネル伝送ライン３１および３２からのテストデータは、プローブカード１８を介して別個のプローブ１６_１および１６_２に分配される。一旦テストが完了すると、ウェーハは、別個のＩＣ ３７_１〜３７_４へとダイシングされる。

通常は、利用可能なテスタチャネルよりも多くのＩ／Ｏパッドが存在するので、テスタは、一度では、ウェーハ上のＩＣの一部のみをテストし得る。従って、ウェーハを保持する「プローバ」は、全ＩＣがテストされ得るように、複数回プローブの下でウェーハの位置を変える必要がある。ウェーハ上の全ＩＣが接触され、ウェーハを位置変更する必要なしに同時にテストされ得る場合では、テスト回数が省かれ、テストシステムとの複数の接触のために起こり得るウェーハの損傷が防がれるので、有利である。

ウェーハの位置を変更することなしに全ウェーハをテストするのに必要とされるテスタチャネルの数を減らす一方法は、図１に一般的に示したように、単一のテストチャネルを複数のラインに分配またはファンアウトすることであり、潜在的に、同一のテスタチャネルが、ウェーハ上の多数のＩＣのＩ／Ｏパッドへと信号を提供することを可能にする。一チャネルがファンアウトされ得るが、ファンアウトを用いる場合では、一ＤＵＴから提供されたテスト結果において識別された欠陥は、別のＤＵＴのテスト結果に誤って現れ得る。例えば、グランドに短絡された一ＤＵＴ上の接触パッドにおける欠陥は、第２のＤＵＴ上の接触パッドをグランドに短絡し、それによって、第２のＤＵＴが誤って不良とテストされる。さらに、複数のラインのうちの１つのライン上の開放の欠陥は、そのラインに接続されたウェーハをテスト不可能にする。ライン上の短絡または開放は、同一のチャネルから別のＤＵＴ向けの別のラインに提供された信号を激しく減衰する。

Ｉ／Ｏパッドにおける欠陥またはそのパッド周辺における欠陥が、相互接続システムを通過するテスト信号を激しく減衰することを防ぐ一方法は、プローブとチャネルラインの分岐点との間に分離抵抗を配置することである。分離抵抗は、一ＤＵＴ上のグランドへの短絡が、別のＤＵＴをグランドに引き寄せることを防ぎ、同様に、一ライン上の開放から生じる減衰を有意に低減する。タイトルが「Ｃｌｏｓｅｄ−Ｇｒｉｄ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｆｏｒ Ｗａｆｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅ」である特許文献１の図７は、そのような分離抵抗の使用法を記載している。欠陥の影響を減らすが、分離抵抗は、欠陥によって引き起こされた減衰を完全には取り除かない。さらに、ライン上の寄生容量を用いて、分離抵抗を追加することは、テスト信号の立ち上がり時間および立ち下がり時間に悪影響を及ぼし得るＲＣ遅延を引き起こし、潜在的に、誤ったテスト結果を生成する。

抵抗の減衰を生じずに欠陥を分離する別の方法は、図２に一般的に示すように、また、図５のテストシステムに対してより詳細に示すように、各チャネルの分岐点とプローブとの間に分離バッファを含めることである。図５では、テスタのドライバ４０からの一伝送ラインチャネル４２は、プローブカード１８において２つのバスライン５０_１および５０_２にファンアウトされて、２つのＩＣ ３７_１および３７_２（各々はテスト下のデバイス「ＤＵＴ」とラベル付けされている）上のパッドを接触するために、別個のプローブ４２_１および４２_２にチャネル信号を提供する。当然、一チャネルが、同様に、同じＩＣ上の複数のパッドへの複数のバスライン全体にわたってファンアウトされ得る。

分離バッファの欠点は、先に示したように、分離バッファが、テスタからのウェーハ上のＤＵＴへのテスト信号の伝送に不確定な遅延を生むということである。この遅延は、バッファを介した遅延が温度の変化および電力電圧の変化と共に変化し得るので、不確定である。テスタからウェーハ上のＤＵＴへの信号遅延は、ウェーハのＤＵＴの一連のテストの実行中において変化し得て、不正確なテスト結果が生じる。

信号を複数の伝送ラインに分配すること、および、ウェーハテストシステムと、信号を複数の伝送ラインに分配する別のシステムの両システムに対して等しくない遅延を生じることなしに欠陥からの分離を提供することは望ましい。
米国特許第６，６０３，３２３号明細書

（概要）
本発明に基づいて、複数の分離バッファを介した遅延を一定に保つような回路が提供される。等しい遅延を有する分離バッファを用いた分岐を提供することにより、効率的なウェーハテストシステムの生成を可能にし、さらに、等しいラインの遅延を維持しながら分岐の分離を必要とする別のシステムの生成を可能にする。

分離バッファが複数のライン上の信号の伝送に不確定な遅延を生むのを防ぐために、一実施形態では、バッファの遅延は、分離バッファに提供された電源電位を変化させることによって、制御される。あるいは、バッファの遅延は、電流を制御することによって（例えば、差動増幅器として構成された分離バッファを流れる電流を制御することによって）調節され得る。

分離バッファの遅延が均一であることを確実にするために、バッファ遅延は、電源電圧または各分離バッファに提供される電流を制御する中央遅延制御回路によって制御される。遅延制御回路は、基準遅延ラインおよび基準バッファの入力に信号を提供する発振器を含む。次いで、基準遅延ラインおよび基準バッファは、位相比較器への入力を提供する。発振器の周波数および安定性は、遅延回路の動作には極めて重要というわけではない。その理由は、位相比較器が、常に、同一であるが遅延したバージョンの発振器の変化を比較するためである。基準遅延ラインは、分離バッファの遅延を設定するように選択された長さを有する。位相比較器の出力は、基準バッファの電圧または電流の遅延制御入力、および分岐に提供された分離バッファを駆動するために、ループフィルタを介して提供されている。構成したとおりに、遅延制御回路は、システム内の分離バッファの各々が遅延ロックループの出力を受信するように、基準バッファが基準遅延ラインと等しい遅延を提供し、遅延ロックループを効率的に形成する。

分離バッファの遅延を変化させることによって各分離バッファの出力電圧が変化し得るので、さらなる実施形態では、２つのバッファが、各チャネルの分岐点とプローブとの間において順に用いられる。第１のバッファは、可変遅延制御が適用され、その一方で、第２のバッファは、遅延制御を有さず、出力を変更せずにシステム電圧を供給し得る。

さらなる実施形態では、各分岐において２つのバッファを用いることと比較して、必要とされる回路を低減するために、遅延制御回路によって遅延が制御された分離バッファが、分岐点の前においてチャネルに提供されている。次いで、固定システム出力電圧を有する遅延制御なしのバッファが、各分岐点に提供されている。次いで、遅延制御回路内の基準バッファは、２つのバッファからなり、そのうちの１つのバッファは、可変遅延分離バッファに整合するように制御された遅延を有し、その一方で、第２のバッファは、遅延制御を有さず、固定システム出力電圧を供給し、各分岐に提供されたバッファを整合する。

ウェーハテストシステムに対しては、本発明により作成された等しい遅延の分離バッファを介して分岐されたチャネルを有するものにプローブカードをシンプルに変更することは、限定数のチャネルを備えたテスタがウェーハ上の全ＩＣをテストすることを可能にする。そのような分岐を用いると、プローバは、プローブカードにおいて分岐を用いない場合に必要とされる、複数回、ウェーハに接触するように位置変更する必要はない。テスタのコストは、プローブカードのコストに比べて大きい。そのため、遅延分離バッファを含むようにテスタを変更することは可能であるが、単にプローブカードを分離バッファと置き換えることは、有意に安価な代替手段である。

添付の図面を用いて本発明のさらなる詳細を説明する。

図６は、分離バッファ５０に供給されるバイアス電圧を変更し得る遅延制御を備えたバッファ５０の一実施形態を示す。図６では、バッファ５０は、信号入力５５および出力５６を有するインバータ５１を含む。システム電源電圧レール５７および５８は、高電圧Ｖ_＋および低電圧Ｖ₋を提供する。ＣＭＯＳデバイスを用いる場合、バイアスまたは電源電圧は、典型的には、ＶｄｄおよびＶｓｓと呼ぶ。典型的には、レール電圧Ｖ_＋およびＶ₋は、バッファに直接供給される。電圧Ｖ_＋は、例えば、５ボルトであり得、Ｖ₋は、グランドすなわちゼロ電圧であり得る。しかし、図６では、遅延制御回路は、電源電圧を変更することによって遅延を制御するように設定されており、電圧レールＶ_＋およびＶ₋は、それぞれの遅延制御回路６０および６１を介して、高電源電圧および低電源電圧として、インバータ５１に提供されている。図５および図６では２つの別個の遅延制御回路６０および６１を示したが、単一の組み合わせた回路が用いられ得る。さらに、２つの回路６０および６１がＶ_＋およびＶ₋電圧を変化させるように記載したが、単に所望の遅延を実現するためには、電圧Ｖ_＋およびＶ₋の一方が変更され得る。

バッファに供給される電圧を変化させることによってバッファ遅延を制御するように記載してきたが、このように行うことに伴う問題は、バッファ（例えば、インバータ５１）に供給される電圧の変化が、その出力部５６に供給される高電圧および低電圧を変化させるということである。本発明によると、この問題は、図７に示すように、各分離バッファをペアのインバータ（例えば、ＣＭＯＳインバータ）としてインプリメントすることによって、対処される。

図７は、バッファが、図６をインバータ５１に直列にインバータ５２を追加するように変更することによって形成されたようなインプリメンテーションを示す。遅延は電源バイアス電圧を変化させることによって制御され、第１のインバータ５１に供給される電圧のみが、その遅延を制御するために変更される。第２のインバータ５２に対する電源バイアス電圧は、Ｖ_＋およびＶ₋レールに固定されたままである。第２のインバータ５２の出力は全バッファ５０の出力５６であるので、全バッファ５０の高出力電圧および低出力電圧は、Ｖ_＋およびＶ₋レールに固定されている。一部の場合における分離バッファ出力は、Ｖ_＋およびＶ₋レールへの固定が維持される必要があるので、図７の回路は、固定された電源電圧を有する第２のインバータ５２を用いる。

異なった遅延制御回路が各分離バッファに提供されると、温度およびデバイス特性が、分離バッファ間の遅延を変更し得る。従って、各分離バッファによって提供される遅延を制御するための単一の遅延制御回路は、好ましい。複数の分離バッファに対して単一の遅延制御回路を用いることは、複数の遅延制御回路と比べて、テストシステムに必要な全回路を有意に低減し得る。

複数のバッファの遅延を制御するための単一の遅延制御回路の詳細を図８に示す。遅延回路７０は、図５と同様に、ウェーハテスト構成の２つの分離バッファ５０_１および５０_２に接続されているように示されている。しかし、同様に、遅延制御回路７０は、２つ以上の分離バッファに提供され得るか、クロックツリーのように、ウェーハテスタと別のタイプの回路の分岐に提供され得る。さらに、当業者に理解されるように、示した遅延制御回路７０は、図５および図６に示した遅延制御回路６０および６１の組み合わせとして機能するように構成され得るか、遅延制御回路６０および６１の個々のものとして機能するように構成され得る。

遅延制御回路７０は、基準遅延ライン７４および基準バッファ７６の両方の入力に提供される周期信号を生成する発振器またはクロック生成器７２を含む。発振器は、直列に接続されたインバータ、または、抵抗のような遅延素子と直列のインバータから形成され得る。発振器信号周波数およびデューティーサイクルは、極めて重要というわけではない。その理由は、エラー信号は、基準遅延ライン７４および基準バッファ７６に同時に入力される同一の周期または発振器のサイクルの立ち上がりエッジおよび立ち下りエッジにのみ由来するためである。

基準遅延ライン７４は、分離バッファ５０_１および５０_２を介して所望の遅延と等しい遅延を有するように構成される。基準遅延ライン７４ラインの大きさは、当業者には理解されるように、遅延ライン７４を介して遅延を制御するように設定され得る。基準遅延ライン７４は、分離バッファ５０_１および５０_２、基準バッファ７６、位相比較器７８などを含んだ集積回路上に構成され得るか、そのような集積回路の外部に提供され得る。集積回路上の構成要素の物理的な大きさはリソグラフィーを用いて制御され得るので、部分ごとの変動は最小化され得る。絶対的な遅延のまたは相対的な遅延のより正確な制御が必要とされる要求の厳しいアプリケーションでは、レーザトリミングが、遅延ライン７４を調整するために供給され得る。レーザトリミングなしでは、伝送ラインの遅延のわずかな変化が、伝送ラインを構成するために用いられた材料または基板のＴｃｅのために、生じ得る。このような場合では、伝送ラインの比較的小さな遅延の変化は、遅延ロックループを調整することによって、安定化され得る。

位相比較器７８は、基準遅延ライン７４および基準バッファ７６からの出力の位相差を測定する。位相比較器７８の出力は、ローパスフィルタまたはローパスフィルタ回路８０を駆動する。フィルタ８０は、位相エラーと比例する制御電圧を生成するように位相比較器信号をフィルタリングする。次いで、この位相エラー制御電圧は、基準バッファ７６の遅延を調整するように用いられる。電圧制御の基準バッファ７６と、位相比較器７８と、ローパスフィルタ８０との組み合わせは、通常、「遅延ロックループ」と呼ばれる。従って、遅延制御回路７０は、基準バッファ７６に時間プロセスおよび温度に独立な基準を提供し、さらに、複数の分離バッファ（例えば、５０_１および５０_２）に制御電圧を供給する。

図８の遅延制御回路７０は、基準バッファ７６を介した遅延に、基準遅延ライン７４を介した遅延を整合するようにさせる。基準遅延ライン７４を介した遅延は、典型的には、周囲条件（例えば、電源の温度または電圧）によって変更されないので、遅延制御回路７０は、周囲温度または自身の電源温度の変化に関らず、基準バッファ７６を介した遅延を一定に保つ。

図８の遅延制御回路７０はさらに、単一チャネル４２とＤＵＴ３７_１および３７_２との間の分岐４２_１および４２_２に提供された分離バッファ５０_１および５０_２のバイアス電圧を制御する。従って、遅延制御回路７０は、基準バッファ７６と、分離バッファ５０_１および５０_２を介した遅延を一定に保つ傾向にある。２つの分離バッファ５０_１および５０_２を示したが、示したように、別の分岐に提供されたさらなる分離バッファは、回路７０によって制御された遅延を有し得る。

遅延制御回路７０は、バッファの遅延を設定するために、基準バッファ７６ならびに分離バッファ５０_１および５０_２に供給される電圧Ｖ_＋およびＶ₋の一方または両方を制御するように、接続され得る。従って、ループフィルタ８０からの接続は、Ｖ₋あるいはＶ_＋の一方からの変更された電圧を提供するための単一ライン、または、Ｖ_＋およびＶ₋の各々からの変更された電圧を提供する２つのラインを備えたバスであり得る。

バッファ間の遅延が実質的に同一になることを確実にするために、基準バッファ７６および分離バッファ５０_１、５０_２などは、可能な限り類似するべきであり、または、少なくとも、分離バッファ５０_１および５０_２を介した遅延を許容の差以内に保つのに必要なだけ類似するべきである。好適には、基準バッファ７６ならびに分離バッファ５０_１および５０_２は、同一のウェーハ上に製造され、場合により、類似のデバイスおよび温度特性を確実にするために、同一のＩＣチップ上に提供され得る。

基準バッファ７６ならびに分離バッファ５０_１および５０_２は、図６に示した単一インバータ構成または図７に示した直列インバータの一方であり得る。図６の単一インバータ構成では、遅延制御回路７０は、バッファインバータの全てに供給された電源電圧の一方または両方を制御する。図７の直列インバータ構成では、遅延回路７０は、直列の第１のインバータの供給バイアス電圧を制御し、その一方で、電源電圧を第２の直列インバータに対してＶ_＋およびＶ₋に固定したままにする。図７の分離バッファ構成では、遅延バッファ７６ならびに分離バッファ５０_１および５０_２は、好適には、遅延が各バッファにおいて実質的に等しい値に正確に制御させるように基準バッファと分離バッファの類似度を最大化するために、直列インバータを含む。

図９は、ローパスフィルタまたはループフィルタ８０の一実施形態の詳細を示す。ループフィルタ８０は、図８に示した位相比較器７８の出力を積分し、Ｖ_＋およびＶ₋システム電圧レールの間に集中化された、基準バッファ７６ならびに分離バッファ５０_１および５０_２への２つの集中化された遅延制御電圧Ｖ_ＨおよびＶ_Ｌを提供するように機能する。図９に示した回路は、ループフィルタ８０に対する一実施形態を提供するが、フィルタ設計は、極めて重要というわけではなく、当業者に理解されるように、別のローパスフィルタ回路構成によって置き換えられ得る。例えば、コンデンサおよび抵抗を用いた受動ローパスフィルタは、能動素子増幅器９０および９２を含んだ図９に示したループ回路８０を置き換え得る。

図９のループフィルタ回路８０は、入力として、電源レール電圧Ｖ_＋およびＶ₋、ならびに位相比較器７８の出力を受け取る。これらの入力から、図９の回路は、制御電圧Ｖ_ＨおよびＶ_Ｌを生成する。電圧Ｖ_Ｈは、高電源入力（換言すると、ＣＭＯＳインバータに対するＶｄｄ入力）として基準バッファ７６および分離バッファに提供され、その一方で、Ｖ_Ｌは、低電源入力（換言すると、ＣＭＯＳインバータに対するＶｓｓ入力）として基準バッファ７６および分離バッファに提供される。

ループフィルタ８０は、２つの差動増幅器９０および９２を含む。増幅器９０の出力は制御電圧Ｖ_Ｈを提供し、その一方で、増幅器９２の出力は制御電圧Ｖ_Ｌを提供する。抵抗９４は、レール電圧Ｖ_＋を増幅器９０の非反転（＋）入力に接続し、その一方で、抵抗９６は、レール電圧Ｖ₋を増幅器９２の非反転（＋）入力に接続する。位相比較器７８からの出力は、抵抗９８を介して増幅器９０の非反転（＋）入力に接続されており、抵抗９９を介して増幅器９２の反転（−）入力に接続されている。フィードバックは、グランドに反転入力を接続する抵抗１０１と同様に、抵抗１００および自身の出力を反転（−）入力に接続するコンデンサ１０３によって、増幅器９０に提供される。フィードバックは、抵抗１０２および自身の出力を反転（−）入力に接続するコンデンサ１０４によって、増幅器９２に提供される。フィードバックコンデンサ１０３および１０４は、増幅器９０および９２が、ノイズを低減するために集積器としての機能を果たすことを可能にする。抵抗９４、９６、９８および９９は、電圧Ｖ_ＨおよびＶ_ＬがＶ_＋とＶ₋の間に集まることを確実にさせる機能を果たす。

多数のバッファを駆動するために、電力増幅器が、Ｖ_ＨおよびＶ_Ｌ出力を増幅するために追加され得る。コンデンサを、Ｖ_ＨおよびＶ_Ｌ出力と分離バッファのそれぞれの入力の間に配置することは望ましくあり得る。そのようなコンデンサは、電源からの高周波数ノイズをフィルタリングして除去する。

図９の回路は、分離バッファの出力におけるデジタル信号が電源入力を変更させないように維持するように設計されているが、Ｖ_＋およびＶ₋電源レベルの間に集まらせる。そのようにすることによって、次の回路の遷移は、Ｖ_＋およびＶ₋レベルが変更されない場合にそうであるような信号の立ち上がりエッジおよび立ち下りエッジとほとんど等しい時刻において起こり得る。分離バッファの出力をＶ_＋とＶ₋の間に集めることをしないことによって、一エッジは、通常よりもはやく次の回路の遷移をトリガし、それによって、場合によっては、エラーのあるテスト結果を引き起こす。

図９に示す回路では、位相比較器７８からの位相差信号出力が大きいほど、Ｖ_ＨとＶ_Ｌの差が大きい。分離バッファに供給されると、バッファ遅延制御回路７０からのＶ_ＨとＶ_Ｌの差が大きくなるほど、分離バッファによって提供される遅延は小さい。

図１０は、図９の回路からのＶ_ＨおよびＶ_Ｌ信号出力に対する動作範囲を示すチャートを示す。Ｖ_ＨおよびＶ_Ｌの範囲は、抵抗９４、９６、９８および９９に対して選択された値に依存する。抵抗９４、９６、９８および９９は、好適には、位相差の変化があると、Ｖ_ＨとＶ_Ｌの中央電圧が等しいままであることを確実にするようにＶ_ＨおよびＶ_Ｌに等しい変化が生じるように、選択される。抵抗の値はさらに、位相比較器７８からの位相差出力信号が０である場合において、Ｖ_Ｈが全範囲の真ん中にあり、Ｖ_Ｌが全範囲の真ん中にあるように、選択される。Ｖ_ＨおよびＶ_Ｌに対する特定の範囲は、インプリメントされる特定の回路の要求に依存して変化し得る。

図１１は、必要とされる全回路を低減するように構成された、図８の分離バッファおよび遅延制御回路に対する代替を示す。図１１では、単一の可変遅延分離バッファ１１０は、分岐点の前において、チャネルまたは伝送ライン４２に配置される。インバータとして示された分離バッファ１１０は、遅延を設定するために、遅延制御回路７０から、可変電源バイアス信号Ｖ_ＬおよびＶ_Ｈを受け取る。次いで、固定遅延バッファ１１２_１および１１２_２は、ファンアウト点の後において、分岐４２_１および４２_２に含められる。これもまたインバータとして示したバッファ１１２_１および１１２_２は、システム電源レールから固定電源入力Ｖ_＋およびＶ₋を受け取る。２つのバッファ１１２_１および１１２_２を示したが、ファンアウトは、２つ以上のバッファに対してなされ得る。

図１１の直列インバータ１１４および１１６は、図８の基準バッファ７６の代わりとして機能する。インバータ１１４は、ループフィルタ８０から可変電源バイアス信号Ｖ_ＬおよびＶ_Ｈを受け取る。インバータ１１６は、固定電源レールＶ_＋およびＶ₋を受け取る。全インバータは、好適には、類似のデバイスおよび温度変化特定を生成するように同一の半導体ウェーハ上に作成することを含めて、可能な限り類似するように作成される。従って、図１１の回路は、均一な遅延を生成する分離バッファを備えた共通チャネルからファンアウトを提供する。図１１の回路は、図７に示したようなバッファを用いて図８の回路に対する利点を提供する。その理由は各分岐点において単一のバッファのみが必要とされるためである。

図１２は、直列ＣＭＯＳインバータによって形成された図７の分離バッファに対する一実施形態を示し、インバータ５１は単一の遅延制御回路１６０によって制御された遅延を有し、その一方で、インバータ５２は固定の遅延を有する。遅延制御回路１６０は、図１１の遅延制御回路７０と同様に、図７の回路６０および６１の機能を組み合わせる。ＣＭＯＳインバータ５１は、図１１の回路７０と同様に、遅延制御回路１６０から生成された遅延制御電圧Ｖ_ＨおよびＶ_Ｌを受け取るＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２０を含む。同様に、ＣＭＯＳインバータ５２はＰＭＯＳトランジスタとＮＭＯＳトランジスタを含み、それらのトランジスタは固定Ｖ₋およびＶ_＋電圧レールによって駆動される。

図１３は、図１２の回路の電圧の変化と対照的に、電流を変化させることによって制御された遅延を有する分離バッファ構成を示す。図１３はさらに、ＣＭＯＳインバータとは対照的に、バッファが、バイポーラ接合トランジスタ（ＢＪＴ）を用いて作成された差動増幅器などの別の構成をとり得るということを示す。示すように、図１３におけるバッファ５１は、遅延制御回路１６１によって制御された電流を有する電流シンク１３０を備えた差動増幅器である。一実施形態では、遅延制御回路１６１は、図８の回路７０として構成され得る。遅延制御回路１６１に対するそのような構成では、図８のループフィルタ８０の出力は、差動増幅器として構成された基準バッファ７６および差動増幅器バッファ５１の供給電流入力であり得る。図１３のバッファ５１は、＋および−の差動増幅器入力を形成するベースと、電流シンク１３０に接続された共通エミッタと、抵抗１３６および１３８を介してＶ_＋電源レールに提供されたコレクタとを有するＢＪＴトランジスタ１３２および１３４を含む。

差動増幅器５１は、単独で用いられ得るか、レールツーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）の単一出力が望まれる場合では、第２の増幅器５２を介して出力５６に接続され得る。抵抗１３６および１３８ならびに電流シンク１３０が出力スイング（ｓｗｉｎｇ）を制限するので、差動増幅器５１は、レールツーレールのＶ_＋およびＶ₋電圧を供給しない。レールツーレールの出力が望まれる場合では、図１３に示すように、制御電圧Ｖ_ＯＨおよびＶ_ＯＬがＶ_＋およびＶ₋レールに接続された比較器として構成された増幅器５２が、所望のレールツーレールのスイングを提供する。

具体的に本発明を上述したが、これは、単に、当業者に本発明を構成し用いる態様を教示するに過ぎない。多くのさらなる改変が本発明の範囲内に含まれ、その範囲は、添付の特許請求の範囲によって規定される。

複数の信号ラインにファンアウトされた単一の伝送ラインを示す。 複数のラインに提供された分離バッファを有する、複数のラインにファンアウトされ単一の伝送ラインを示す。 半導体ウェーハ上のＩＣをテストするための従来のテストシステムの略ブロック図を示す。 各チャネルが単一プローブに連結された従来のテストシステム配置を示す。 ウェーハテスタの単一チャネルが、単一のチャネルを用いて同時に複数のＩＣをテストするための分離バッファを有する複数のプローブにファンアウトされ得る態様を示す。 バッファに供給された電源バイアス電圧を変化させることによって遅延が制御された分離バッファの一実施形態を示す。 ２つの直列インバータによって形成された分離バッファを示し、第１のバッファのみが変更される電源バイアス電圧を有する。 複数の分離バッファの遅延を制御する遅延制御回路の詳細を示す。 図８のループフィルタの一実施形態の詳細を示す。 図９の回路からのＶ_ＨおよびＶ_Ｌ信号出力に対する動作範囲を示すチャートを示す。 チャネル分岐点の前に配置された可変電源分離バッファと、各分岐に提供された固定電圧バッファとを有する、図８の回路の代替を示す。 直列のＣＭＯＳインバータによって形成された、図７の分離バッファに対する一実施形態を示し、第１の直列ＣＭＯＳインバータは単一の遅延制御回路によって制御された遅延を有する。 差動増幅器を流れる電流を変化させることによって制御された遅延を有する差動増幅器として構成された分離バッファを有する一実施形態を示す。

Claims (23)

1. 信号入力、可変遅延制御入力および出力を有する可変遅延分離バッファと、
   該可変遅延分離バッファの該可変遅延制御入力を提供する出力を有する遅延制御回路であって、時間遅延基準を介した遅延に実質的に整合するために該可変遅延分離バッファを介した遅延を制御するように、出力における遅延制御電位を設定する、遅延制御回路と
   を備える、装置。
2. 前記遅延制御回路が、
   基準遅延ラインと、
   信号入力、可変遅延制御入力および出力を有する基準バッファと、
   該基準遅延ラインに接続された第１の入力と、該基準バッファの該出力に接続された第２の入力と、該基準バッファの該可変遅延制御入力および前記可変遅延分離バッファの前記可変遅延制御入力に接続された出力とを有する位相比較器と
   を備える、請求項１に記載の装置。
3. 前記可変遅延分離バッファと前記基準バッファとが単一のウェーハ上に製造されている、請求項２に記載の装置。
4. 複数の駆動バッファをさらに備え、該駆動バッファの各々は、前記可変遅延分離バッファの前記出力に接続された信号入力と、システム電圧を受け取るように接続された電源入力とを有する、請求項１に記載の装置。
5. 前記駆動バッファおよび前記可変分離バッファの各々がＣＭＯＳインバータを備える、請求項４に記載の装置。
6. 前記可変遅延分離バッファが、前記可変遅延制御入力を提供する可変電流シンクを有する差動増幅器を備える、請求項１に記載の装置。
7. 前記基準遅延ラインによって前記位相比較器の前記第１の入力に接続され、前記基準バッファによって該位相比較器の前記第２の入力に接続された発振器と、
   該基準バッファの前記可変遅延制御入力と前記可変遅延分離バッファの前記可変遅延制御入力とに該位相比較器の前記出力を接続するループフィルタと
   をさらに備える、請求項２に記載の装置。
8. 前記基準バッファおよび分離バッファの前記可変遅延制御入力が各々、高レベル電圧入力ラインと低レベル電圧入力ラインとを備え、
   システム電圧がシステム高電圧電源およびシステム低電圧電源とを含み、
   前記ループフィルタが該基準バッファおよび該可変遅延分離バッファの該高レベル電圧入力ラインと該低レベル電圧入力ラインとに前記位相比較器の前記出力を接続し、該ループフィルタは、該位相比較器の出力を積分および集める手段を備え、該手段は、該高電圧電源に対して該高レベル電圧ライン上に積分した信号を提供し、該低電圧電源に対して該低レベル電圧ライン上に積分した信号を提供し、該高電圧ラインおよび該低電圧ライン上の該積分した信号が該高レベル電圧電源と該低レベル電圧電源との間に集められるようになされる、請求項７に記載の装置。
9. 前記積分および集める手段が、
   前記位相比較器の前記出力に接続された第１の端子と、第２の端子とを有する第１の抵抗と、
   前記システム高電圧電源を受け取るようにシステム高電圧電源ラインに接続された第１の端子と、第２の端子とを有する第２の抵抗と、
   第１のコンデンサと、
   該第１および第２の抵抗の該第２の端子に接続された非反転（＋）入力と、反転（−）入力と、前記基準バッファおよび前記可変遅延分離バッファの前記高電圧入力ラインに接続された出力とを有する第１の増幅器であって、該第１の増幅器の該出力は該第１のコンデンサを介して該非反転（−）入力にフィードバックされる、第１の増幅器と、
   該位相比較器の該出力に接続された第１の端子と、第２の端子とを有する第３の抵抗と、
   システム低電位を受け取るようにシステム低電圧電源ラインに接続された第１の端子と、第２の端子とを有する第４の抵抗と、
   第２のコンデンサと、
   該第３の抵抗の該第２の端子に接続された反転（−）入力と、該第４の抵抗の該第２の端子に接続された非反転（＋）入力と、該基準バッファおよび該可変遅延分離バッファの前記低電圧入力ラインに接続された出力とを有する第２の増幅器であって、該第２の増幅器の該出力は該第２のコンデンサを介して該非反転（−）入力にフィードバックされる、第２の増幅器と
   を備える、請求項８に記載の装置。
10. 前記可変遅延分離バッファが、
    システム電圧から変化されるような制御電位を受け取る可変遅延制御入力を有する第１のインバータと、
    該第１のインバータと直列に接続された第２のインバータであって、該システム電圧の受け取り部に接続された電源入力を有する、第２のインバータと
    を備え、
    前記基準バッファが、
    システム電圧から変化されるような制御電位を受け取る可変遅延制御入力を有する第１のインバータと、
    該第１のインバータと直列に接続された第２のインバータであって、該システム電圧の受け取り部に接続された電源入力を有する、第２のインバータと
    を備える、請求項２に記載の装置。
11. 前記可変遅延分離バッファの前記信号入力が、プローブカード上のチャネルの第１の端子を形成し、該チャネルの第２の端子は、ウェーハ上のデバイスをテストするためのテスト信号を伝送および受信するためのテスタへの接続用に構成されており、
    前記駆動バッファの各々の前記出力は、該ウェーハ上のデバイスを接触させるためにそれぞれのプローブに接続するように構成されている、請求項４に記載の装置。
12. 前記可変遅延分離バッファが第１の可変遅延分離バッファを備え、
    前記装置が、さらなる遅延分離バッファを複数さらに備え、該さらなる遅延分離バッファの各々は、該第１の可変遅延分離バッファと共通に接続された信号入力と、前記遅延制御回路の前記出力に接続された可変遅延制御入力と、出力とを有する、請求項１に記載の装置。
13. 複数の駆動バッファをさらに備え、該駆動バッファの各々は、前記第１の可変遅延分離バッファと前記さらなる可変遅延分離バッファとのうちの１つの出力に接続された信号入力と、システム電圧を受け取るように接続された電源入力とを有する、請求項１２に記載の装置。
14. ウェーハ上の複数のデバイスをテストするためのテスト信号を伝送および受信するテスタと、
    該テスタに共通に接続された入力を有する複数の分離バッファであって、該分離バッファの各々は出力をさらに有する、分離バッファと、
    各々が該ウェーハ上の該複数のデバイスのうちの１つに接触するように構成された複数のプローブであって、該プローブの各々は、該複数の分離バッファのうちの１つの該出力に接続された端子をさらに有する、プローブと
    を備える、テストシステム。
15. 前記分離バッファの各々が、該分離バッファのそれぞれの前記入力と前記出力との間の信号の時間遅延を制御するように設定された可変電位を受け取る可変遅延制御入力をさらに有し、
    前記テストシステムは、
    該分離バッファの該可変遅延制御入力に接続された出力を有する遅延制御回路であって、時間遅延基準に基づいて該出力における制御電位の大きさを設定する、遅延制御回路をさらに備える、請求項１４に記載のテストシステム。
16. 複数の駆動バッファをさらに備え、該駆動バッファの各々は、前記複数のプローブのうちの１つに前記複数の分離バッファのうちの１つの前記出力を接続し、システム電圧を受け取るように接続された電源入力を有する、請求項１５に記載のテストシステム。
17. 前記遅延制御回路が、
    発振器と、
    前記時間遅延基準を提供する基準遅延ラインであって、該発振器に接続された入力と、出力とを有する、基準遅延ラインと、
    該発振器に接続された信号入力と、可変遅延制御入力と、出力とを有する基準バッファと、
    該基準遅延ラインの該出力に接続された第１の入力と、該基準バッファの該出力に接続された第２の入力と、該基準バッファの該可変遅延制御入力および前記分離バッファの前記可変遅延制御入力に接続された出力とを有する、位相比較器と
    を備える、請求項１５に記載の装置。
18. 前記分離バッファの各々は、システム電源電圧を受け取るように接続された電源入力を有し、
    前記テストシステムは、
    前記テスタに前記分離バッファの前記入力を接続する可変遅延制御バッファであって、可変遅延制御入力をさらに有する、可変遅延制御バッファと、
    該可変遅延制御バッファの該可変遅延制御入力に接続された出力を有する遅延制御回路であって、時間遅延基準に基づいて該出力における遅延制御電位を設定する、遅延制御回路と
    をさらに備える、請求項１４に記載のテストシステム。
19. ウェーハ上の集積回路をテストする方法であって、
    集積回路（ＩＣ）上のテストパッドに接続するように構成された複数のプローブのうちの１つに、テスタチャネルから分配されるテスタからのテストデータ信号を供給することと、
    複数の分岐に分離バッファを介して該チャネルを分配することであって、該分岐の各々は該複数のプローブのうちの１つに接続されている、ことと
    を包含する、方法。
20. 前記分離バッファの各々が実質的に同一の遅延を提供するように、該分離バッファを介して遅延を制御することをさらに備える、請求項１９に記載の方法。
21. 前記分離バッファを介して遅延を制御するステップが、該分離バッファに印加される電源電圧を変化させることによって遅延を制御する、請求項２０に記載の方法。
22. 前記分離バッファを介して遅延を制御するステップが、該分離バッファに流れる電流を変化させることによって遅延を制御する、請求項２０に記載の方法。
23. 前記複数の分岐の前に、前記チャネルに可変遅延バッファを提供することと、
    該複数の分岐の各々を介して実質的に同一の遅延を提供するように、該可変遅延バッファの遅延を制御することと
    をさらに備える、請求項１９に記載の方法。

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