KR102326661B1

KR102326661B1 - 이퀄라이저 장치 및 이를 포함하는 메모리 장치

Info

Publication number: KR102326661B1
Application number: KR1020150114325A
Authority: KR
Inventors: 이선규; 임정돈; 카발라아닐; 정병훈
Original assignee: 삼성전자주식회사
Priority date: 2015-08-13
Filing date: 2015-08-13
Publication date: 2021-11-16
Also published as: US10171269B2; US20170048087A1; KR20170019873A

Abstract

이퀄라이저 장치는 이퀄라이저 컨트롤러 및 복수의 이퀄라이저들을 포함한다. 이퀄라이저 컨트롤러는 제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공한다. 복수의 이퀄라이저들은 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공한다. 본 발명에 따른 이퀄라이저 장치는 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공함으로써 심볼 간 간섭현상을 감소시킬 수 있다.

Description

이퀄라이저 장치 및 이를 포함하는 메모리 장치{EQUALIZER DEVICE AND MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 이퀄라이저 장치 및 이를 포함하는 메모리 장치에 관한 것이다.

최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 다양한 연구들이 이루어지고 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있는 이퀄라이저 장치를 제공하는 것이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공함으로써 심볼 간 간섭현상을 감소시킬 수 있는 메모리 장치를 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 이퀄라이저 장치는 이퀄라이저 컨트롤러 및 복수의 이퀄라이저들을 포함한다. 상기 이퀄라이저 컨트롤러는 제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공한다. 상기 복수의 이퀄라이저들은 상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공한다.

예시적인 실시예에 있어서, 상기 이퀄라이저들의 각각은 지연 제어 회로 및 전압 제어 회로를 포함할 수 있다. 상기 지연 제어 회로는 상기 이퀄라이저들의 각각에 상응하는 상기 지연 제어 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 로직 회로로부터 제공되는 전송 신호를 지연하고, 지연 전송 신호를 제공할 수 있다. 상기 전압 제어 회로는 상기 이퀄라이저들의 각각에 상응하는 상기 전압 제어 신호 및 상기 지연 전송 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 이퀄라이저 신호를 제어할 수 있다.

예시적인 실시예에 있어서, 상기 지연 제어 회로는 복수의 지연 제어 인버터들, 피-모스 지연 제어 회로 및 엔-모스 지연 제어 회로를 포함할 수 있다. 상기 피-모스 지연 제어 회로는 상기 지연 제어 인버터들의 각각의 제1 단과 전원 전압 사이에 연결되고, 병렬 연결된 복수의 피-모스 지연 제어 트랜지스터들을 포함할 수 있다. 상기 엔-모스 지연 제어 회로는 상기 지연 제어 인버터들의 각각의 제2 단과 접지 전압 사이에 연결되고, 병렬 연결된 복수의 엔-모스 지연 제어 트랜지스터들을 포함할 수 있다.

예시적인 실시예에 있어서, 상기 피-모스 지연 제어 회로는 상기 피-모스 지연 제어 트랜지스터들의 각각의 게이트에 제공되는 피-모스 지연 게이트 신호에 기초하여 상기 전송 신호를 지연할 수 있다.

예시적인 실시예에 있어서, 상기 피-모스 지연 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 상기 전송 신호를 지연하는 지연 시간은 감소하고, 상기 피-모스 지연 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 상기 지연 시간은 증가할 수 있다.

예시적인 실시예에 있어서, 상기 엔-모스 지연 제어 회로는 상기 엔-모스 지연 제어 트랜지스터들의 각각의 게이트에 제공되는 엔-모스 지연 게이트 신호에 기초하여 상기 전송 신호를 지연할 수 있다.

예시적인 실시예에 있어서, 상기 엔-모스 지연 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 상기 전송 신호를 지연하는 지연 시간은 감소하고, 상기 엔-모스 지연 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 상기 지연 시간은 증가할 수 있다.

예시적인 실시예에 있어서, 상기 피-모스 지연 제어 트랜지스터들 및 상기 엔-모스 지연 제어 트랜지스터들이 모두 턴-오프되는 경우, 상기 이퀄라이저들의 각각은 비활성화될 수 있다.

예시적인 실시예에 있어서, 상기 이퀄라이저들의 각각에 포함되는 상기 복수의 지연 제어 인버터들의 개수는 짝수 개일 수 있다.

예시적인 실시예에 있어서, 상기 전압 제어 회로는 전압 제어 인버터, 피-모스 전압 제어 회로 및 엔-모스 전압 제어 회로를 포함할 수 있다. 상기 전압 제어 인버터는 상기 지연 전송 신호에 기초하여 상기 이퀄라이저 신호를 제공할 수 있다. 상기 피-모스 전압 제어 회로는 상기 전압 제어 인버터의 제1 단과 전원 전압 사이에 연결되고, 병렬 연결된 복수의 피-모스 전압 제어 트랜지스터들을 포함할 수 있다. 상기 엔-모스 전압 제어 회로는 상기 전압 제어 인버터의 제2 단과 접지 전압 사이에 연결되고, 병렬 연결된 복수의 엔-모스 전압 제어 트랜지스터들을 포함할 수 있다.

예시적인 실시예에 있어서, 상기 피-모스 전압 제어 회로는 상기 피-모스 전압 제어 트랜지스터들의 각각의 게이트에 제공되는 피-모스 전압 게이트 신호에 기초하여 상기 이퀄라이저 신호를 제어할 수 있다.

예시적인 실시예에 있어서, 상기 피-모스 전압 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 상기 이퀄라이저 신호의 전압 세기는 증가하고, 상기 피-모스 전압 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 상기 이퀄라이저 신호의 전압 세기는 감소할 수 있다.

예시적인 실시예에 있어서, 상기 엔-모스 전압 제어 회로는 상기 피-모스 전압 제어 트랜지스터들의 각각의 게이트에 제공되는 엔-모스 전압 게이트 신호에 기초하여 상기 이퀄라이저 신호를 제어할 수 있다.

예시적인 실시예에 있어서, 상기 엔-모스 전압 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 상기 이퀄라이저 신호의 전압 세기는 증가하고, 상기 엔-모스 전압 제어 트랜지스터들 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 상기 이퀄라이저 신호의 전압 세기는 감소할 수 있다.

예시적인 실시예에 있어서, 상기 이퀄라이저 장치는 클럭 신호의 주파수를 탐지하여 주파수 정보를 포함하는 상기 제어 신호를 제공하는 주파수 디텍터를 더 포함할 수 있다.

예시적인 실시예에 있어서, 상기 이퀄라이저 컨트롤러는 상기 주파수 정보에 따라 결정되는 상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들의 정보를 저장하는 정보 저장부를 더 포함할 수 있다.

예시적인 실시예에 있어서, 상기 클럭 신호의 주파수가 증가함에 따라 제1 로직 레벨을 갖는 상기 인에이블 신호들의 개수는 증가하고, 상기 클럭 신호의 주파수가 감소함에 따라 제2 로직 레벨을 갖는 상기 인에이블 신호들의 개수는 증가할 수 있다. 예를 들어, 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 이퀄라이저 장치는 주파수 디텍터, 이퀄라이저 컨트롤러 및 복수의 이퀄라이저들을 포함할 수 있다. 상기 주파수 디텍터는 클럭 신호의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호를 제공한다. 상기 이퀄라이저 컨트롤러는 상기 제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공한다. 상기 복수의 이퀄라이저들은 상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공한다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치는 컨트롤 로직 회로 및 메모리 셀 어레이를 포함한다. 상기 컨트롤 로직 회로는 이퀄라이저 장치를 포함하고, 어드레스 및 독출 신호를 제공한다. 상기 메모리 셀 어레이는 상기 어드레스 및 상기 독출 신호에 기초하여 독출 데이터를 제공한다. 상기 이퀄라이저 장치는 이퀄라이저 컨트롤러 및 복수의 이퀄라이저들을 포함한다. 상기 이퀄라이저 컨트롤러는 제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공한다. 상기 복수의 이퀄라이저들은 상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공한다.

본 발명에 따른 이퀄라이저 장치는 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 이퀄라이저 장치를 나타내는 블록도이다.
도 2는 도 1의 이퀄라이저 장치에 포함되는 이퀄라이저의 일 예를 나타내는 블록도이다.
도 3은 도 1의 이퀄라이저 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2의 이퀄라이저에 포함되는 지연 제어 회로의 일 예를 나타내는 도면이다.
도 5는 도 4의 지연 제어 회로에 포함되는 제1 지연 제어 회로를 나타내는 회로도이다.
도 6은 도 2의 이퀄라이저에 포함되는 지연 제어 인버터들의 개수를 설명하기 위한 도면이다.
도 7및 8은 도 2의 이퀄라이저에 포함되는 전압 제어 회로의 일 예를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 이퀄라이저 장치를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 11은 도 10의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 12은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 13는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 이퀄라이저 장치를 나타내는 블록도이다.

도 1을 참조하면, 이퀄라이저 장치(10)는 이퀄라이저 컨트롤러(100) 및 복수의 이퀄라이저들(300)을 포함한다. 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, ... EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, VCON_N)을 제공한다. 예를 들어, 복수의 인에이블 신호들은 제1 내지 N 인에이블 신호(EN_1, EN_2, EN_N)를 포함할 수 있다. 복수의 지연 제어 신호들은 제1 내지 N 지연 제어 신호(TCON_1, TCON_2, … TCON_N)를 포함할 수 있다. 복수의 전압 제어 신호들은 제1 내지 N 전압 제어 신호(VCON_1, VCON_2, … VCON_N)를 포함할 수 있다. 도 10에서 후술하는 바와 같이, 제어 신호(CS)는 이퀄라이저 장치(10)를 포함하는 메모리 장치의 컨트롤 로직 회로(15)로부터 제공될 수 있다. 메모리 장치의 컨트롤 로직 회로(15)로부터 제어 신호(CS)가 제공되는 경우, 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공할 수 있다.

또한, 도 9에서 후술하는 바와 같이, 제어 신호(CS)는 주파수 디텍터(400)로부터 제공될 수 있다. 주파수 디텍터(400)는 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공할 수 있다. 주파수 디텍터(400)가 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 경우, 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공할 수 있다.

예를 들어, 클럭 신호(CLK)의 주파수는 100MHz일 수 있다. 클럭 신호(CLK)의 주파수가 100MHz인 경우, 주파수 디텍터(400)는 100MHz에 상응하는 주파수 정보를 포함하는 제어 신호(CS)를 제공할 수 있다. 주파수 디텍터(400)가 100MHz에 상응하는 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 경우, 제1 인에이블 신호(EN_1)는 활성화될 수 있고, 제2 인에이블 신호(EN_2)는 비활성화될 수 있다. 제1 인에이블 신호(EN_1)는 활성화되고, 제2 인에이블 신호(EN_2)는 비활성화되는 경우, 제1 이퀄라이저(310)는 활성화될 수 있고, 제2 이퀄라이저(320)는 비활성화될 수 있다. 제1 이퀄라이저(310)가 활성화되는 경우, 제1 이퀄라이저(310)는 제1 지연 제어 신호(TCON_1) 및 제1 전압 제어 신호(VCON_1)에 기초하여 동작할 수 있다. 제2 이퀄라이저(320)가 비활성화되는 경우, 제2 이퀄라이저(320)는 제2 지연 제어 신호(TCON_2) 및 제2 전압 제어 신호(VCON_2)에 기초하여 동작할 수 없다.

예를 들어, 클럭 신호(CLK)의 주파수는 200MHz일 수 있다. 클럭 신호(CLK)의 주파수가 200MHz인 경우, 주파수 디텍터(400)는 200MHz에 상응하는 주파수 정보를 포함하는 제어 신호(CS)를 제공할 수 있다. 주파수 디텍터(400)가 200MHz에 상응하는 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 경우, 제1 인에이블 신호(EN_1) 및 제2 인에이블 신호(EN_2)는 활성화될 수 있다. 제1 인에이블 신호(EN_1) 및 제2 인에이블 신호(EN_2)가 활성화되는 경우, 제1 이퀄라이저(310) 및 제2 이퀄라이저(320)는 활성화될 수 있다. 제1 이퀄라이저(310) 및 제2 이퀄라이저(320)가 활성화되는 경우, 제1 이퀄라이저(310)는 제1 지연 제어 신호(TCON_1) 및 제1 전압 제어 신호(VCON_1)에 기초하여 동작할 수 있다. 또한, 제2 이퀄라이저(320)는 제2 지연 제어 신호(TCON_2) 및 제2 전압 제어 신호(VCON_2)에 기초하여 동작할 수 있다.

이 경우, 클럭 신호(CLK)의 주파수에 따라 활성화되는 이퀄라이저들(300)의 개수가 변동할 수 있다. 예를 들어, 클럭 신호(CLK)의 주파수가 증가함에 따라 활성화되는 이퀄라이저들(300)의 개수가 증가할 수 있다. 또한, 클럭 신호(CLK)의 주파수가 감소함에 따라 활성화되는 이퀄라이저들(300)의 개수가 감소할 수 있다.

복수의 이퀄라이저들(300)은 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, CNN)에 이퀄라이저 신호들(ES_1, ES_2, ES_N)을 제공한다. 예를 들어, 복수의 이퀄라이저들(300)은 제1 내지 N 이퀄라이저(310, 320, 330)를 포함할 수 있다. 로직 회로들은 제1 내지 N+1 로직 회로(510, 520, 550)를 포함할 수 있다. 제1 이퀄라이저(310)는 제1 인에이블 신호(EN_1)에 기초하여 활성화될 수 있다. 제1 이퀄라이저(310)가 제1 인에이블 신호(EN_1)에 기초하여 활성화되는 경우, 제1 이퀄라이저(310)는 제1 지연 제어 신호(TCON_1) 및 제1 전압 제어 신호(VCON_1)에 기초하여 제1 로직 회로(510) 및 제2 로직 회로(520)를 연결하는 제1 연결 노드(CN1)에 제1 이퀄라이저 신호(ES_1)를 제공할 수 있다. 또한, 제2 이퀄라이저(320)는 제2 인에이블 신호(EN_2)에 기초하여 활성화될 수 있다. 제1 이퀄라이저(310)가 제2 인에이블 신호(EN_2)에 기초하여 활성화되는 경우, 제2 이퀄라이저(320)는 제2 지연 제어 신호(TCON_2) 및 제2 전압 제어 신호(VCON_2)에 기초하여 제2 로직 회로(520) 및 제3 로직 회로(530)를 연결하는 제2 연결 노드(CN2)에 제2 이퀄라이저 신호(ES_2)를 제공할 수 있다. 동일한 방식으로, 제N 이퀄라이저(330)는 제N 인에이블 신호(EN_N)에 기초하여 활성화될 수 있다. 제N 이퀄라이저(330)가 제N 인에이블 신호(EN_N)에 기초하여 활성화되는 경우, 제N 이퀄라이저(330)는 제N 지연 제어 신호(TCON_N) 및 제N 전압 제어 신호(VCON_N)에 기초하여 제N 로직 회로(540) 및 제N+1 로직 회로(550)를 연결하는 제N 연결 노드(CNN)에 제N 이퀄라이저 신호(ES_N)를 제공할 수 있다.

본 발명에 따른 이퀄라이저 장치(10)는 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있다.

도 2는 도 1의 이퀄라이저 장치에 포함되는 이퀄라이저의 일 예를 나타내는 블록도이고, 도 3은 도 1의 이퀄라이저 장치의 동작을 설명하기 위한 타이밍도이다.

도 2를 참조하면, 이퀄라이저들(300)의 각각은 지연 제어 회로(311) 및 전압 제어 회로(315)를 포함할 수 있다. 지연 제어 회로(311)는 이퀄라이저들(300)의 각각에 상응하는 지연 제어 신호(TCON)에 기초하여 이퀄라이저들(300)의 각각에 상응하는 로직 회로로부터 제공되는 전송 신호(TS)를 지연하고, 지연 전송 신호(TDS)를 제공할 수 있다. 예를 들어, 제1 이퀄라이저(310)는 제1 지연 제어 회로(311) 및 제1 전압 제어 회로(315)를 포함할 수 있다. 입력 신호(IN)는 제1 로직 회로(510)에 제공될 수 있다. 입력 신호(IN)가 제1 로직 회로(510)에 제공되는 경우, 제1 로직 회로(510)의 출력은 제1 전송 신호(TS_1)일 수 있다. 제1 로직 회로(510)가 제1 전송 신호(TS_1)를 출력하는 경우, 제1 전송 신호(TS_1)는 제1 지연 제어 회로(311)에 제공될 수 있다. 제1 전송 신호(TS_1)가 제1 지연 제어 회로(311)에 제공되는 경우, 제1 지연 제어 회로(311)는 제1 지연 제어 신호(TCON_1)에 기초하여 제1 지연 전송 신호(TDS_1)를 제공할 수 있다. 제1 지연 제어 신호(TCON_1)에 따라 제1 전송 신호(TS_1)가 지연되는 지연 시간(T)이 결정될 수 있다.

전압 제어 회로(315)는 이퀄라이저들(300)의 각각에 상응하는 전압 제어 신호(VCON) 및 지연 전송 신호(TDS)에 기초하여 이퀄라이저들(300)의 각각에 상응하는 이퀄라이저 신호(ES)를 제어할 수 있다. 예를 들어, 제1 지연 전송 신호(TDS_1)는 제1 전압 제어 회로(315)에 제공될 수 있다. 제1 지연 전송 신호(TDS_1)가 제1 전압 제어 회로(315)에 제공되는 경우, 제1 전압 제어 회로(315)는 제1 전압 제어 신호(VCON_1)에 기초하여 제1 이퀄라이저 신호(ES_1)를 제어할 수 있다.

도 3을 참조하면, 제1 전송 신호(TS_1)의 로직 하이 레벨은 1V이고, 제1 전송 신호(TS_1)의 로직 로우 레벨은 0V일 수 있다. 제1 이퀄라이저 신호(ES_1)는 제1 전송 신호(TS_1)의 반전 신호를 시간 지연한 신호일 수 있다. 따라서, 제1 이퀄라이저(310)에 포함되는 인버터의 개수는 2K+1개일 수 있다. K는 자연수일 수 있다. 예를 들어, 제1 이퀄라이저(310)에 포함되는 제1 지연 제어 회로(311)는 2K개의 인버터를 포함할 수 있고, 제1 이퀄라이저(310)에 포함되는 제1 전압 제어 회로(315)는 1개의 인버터를 포함할 수 있다.

제1 연결 노드(CN1)로부터 제2 로직 회로(520)로 전달되는 신호는 제1 합 신호(SS_1)일 수 있다. 제1 전송 신호(TS_1)가 0V이고, 제1 이퀄라이저 신호(ES_1)가 1V인 구간에서는 제1 합 신호(SS_1)는 0V 및 1V 사이의 전압일 수 있다. 제1 전송 신호(TS_1)의 전압 세기가 제1 이퀄라이저 신호(ES_1)의 전압 세기보다 큰 경우, 제1 합 신호(SS_1)는 0V에 가까울 수 있다. 또한, 제1 전송 신호(TS_1)가 1V이고, 제1 이퀄라이저 신호(ES_1)가 1V인 구간에서는 제1 합 신호(SS_1)는 1V일 수 있다. 또한, 제1 전송 신호(TS_1)가 1V이고, 제1 이퀄라이저 신호(ES_1)가 0V인 구간에서는 제1 합 신호(SS_1)는 0V 및 1V 사이의 전압일 수 있다. 제1 전송 신호(TS_1)의 전압 세기가 제1 이퀄라이저 신호(ES_1)의 전압 세기보다 큰 경우, 제1 합 신호(SS_1)는 1V에 가까울 수 있다. 또한, 제1 전송 신호(TS_1)가 0V이고, 제1 이퀄라이저 신호(ES_1)가 0V인 구간에서는 제1 합 신호(SS_1)는 0V일 수 있다.

제1 전송 신호(TS_1)의 전압 세기 및 제1 이퀄라이저 신호(ES_1)의 전압 세기의 차이에 따라 델타 전압(DV)이 변동할 수 있다. 제1 전송 신호(TS_1)의 전압 세기 및 제1 이퀄라이저 신호(ES_1)의 전압 세기의 차이가 증가함에 따라, 델타 전압(DV)은 감소할 수 있다. 또한, 제1 전송 신호(TS_1)의 전압 세기 및 제1 이퀄라이저 신호(ES_1)의 전압 세기의 차이가 감소함에 따라, 델타 전압(DV)은 증가할 수 있다.

제1 전송 신호(TS_1)와 제1 이퀄라이저 신호(ES_1)를 합성하여 생성되는 제1 합 신호(SS_1)는 제1 전송 신호(TS_1)보다 고주파 성분을 더 포함할 수 있다. 이 경우, 전송 경로를 통해서 제1 합 신호(SS_1)를 전송하면, 심볼 간 간섭현상(inter symbol interference, ISI)이 감소될 수 있다.

도 4는 도 2의 이퀄라이저에 포함되는 지연 제어 회로의 일 예를 나타내는 도면이고, 도 5는 도 4의 지연 제어 회로에 포함되는 제1 지연 제어 회로를 나타내는 회로도이다.

도 4및 5를 참조하면, 지연 제어 회로(311)는 복수의 지연 제어 인버터들(313), 피-모스 지연 제어 회로(312) 및 엔-모스 지연 제어 회로(314)를 포함할 수 있다. 예를 들어, 복수의 지연 제어 인버터들(313)은 제1 내지 N 지연 제어 인버터(313_1, 313_N)를 포함할 수 있다.

피-모스 지연 제어 회로(312)는 지연 제어 인버터들(313)의 각각의 제1 단과 전원 전압(VDD) 사이에 연결되고, 병렬 연결된 복수의 피-모스 지연 제어 트랜지스터들(221, 222, 223)을 포함할 수 있다. 피-모스 지연 제어 회로(312)는 제1 내지 N 피-모스 지연 제어 회로(312_1, 312_N)를 포함할 수 있다. 예를 들어, 제1 피-모스 지연 제어 회로(312_1)는 제1 지연 제어 인버터(313_1)의 제1 단과 전원 전압(VDD) 사이에 연결될 수 있다. 제1 피-모스 지연 제어 회로(312_1)는 제1 내지 3 피-모스 지연 제어 트랜지스터(221, 222, 223)를 포함할 수 있다. 제1 내지 3 피-모스 지연 제어 트랜지스터(221, 222, 223)는 병렬로 연결될 수 있다.

엔-모스 지연 제어 회로(314)는 지연 제어 인버터들(313)의 각각의 제2 단과 접지 전압(VSS) 사이에 연결되고, 병렬 연결된 복수의 엔-모스 지연 제어 트랜지스터들(241, 242, 243)을 포함할 수 있다. 엔-모스 지연 제어 회로(314)는 제1 내지 N 엔-모스 지연 제어 회로(314_1, 314_N)를 포함할 수 있다. 예를 들어, 제1 엔-모스 지연 제어 회로(314_1)는 제1 지연 제어 인버터(313_1)의 제2 단과 접지 전압(VSS) 사이에 연결될 수 있다. 제1 엔-모스 지연 제어 회로(314_1)는 제1 내지 3 엔-모스 지연 제어 트랜지스터(241, 242, 243)를 포함할 수 있다. 제1 내지 3 엔-모스 지연 제어 트랜지스터(241, 242, 243)는 병렬로 연결될 수 있다.

예시적인 실시예에 있어서, 피-모스 지연 제어 회로(312)는 피-모스 지연 제어 트랜지스터들(221, 222, 223)의 각각의 게이트에 제공되는 피-모스 지연 게이트 신호(PDS)에 기초하여 전송 신호(TS)를 지연할 수 있다. 예를 들어, 제1 피-모스 지연 게이트 신호(PDS1)는 제1 피-모스 지연 제어 트랜지스터(221)의 게이트에 제공되고, 제2 피-모스 지연 게이트 신호(PDS2)는 제2 피-모스 지연 제어 트랜지스터(222)의 게이트에 제공되고, 제3 피-모스 지연 게이트 신호(PDS3)는 제3 피-모스 지연 제어 트랜지스터(223)의 게이트에 제공될 수 있다. 제1 내지 3 피-모스 지연 게이트 신호(PDS1, PDS2, PDS3)는 제1 지연 제어 신호(TCON_1)에 포함될 수 있다.

예시적인 실시예에 있어서, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 전송 신호(TS)를 지연하는 지연 시간(T)은 감소하고, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 지연 시간(T)은 증가할 수 있다. 예를 들어, 제1 피-모스 지연 게이트 신호(PDS1)는 로직 로우 레벨이고, 제2 피-모스 지연 게이트 신호(PDS2) 및 제3 피-모스 지연 게이트 신호(PDS3)는 로직 하이 레벨일 수 있다. 제1 피-모스 지연 게이트 신호(PDS1)는 로직 로우 레벨이고, 제2 피-모스 지연 게이트 신호(PDS2) 및 제3 피-모스 지연 게이트 신호(PDS3)는 로직 하이 레벨인 경우, 제1 피-모스 지연 제어 트랜지스터(221)는 턴-온될 수 있고, 제2 피-모스 지연 제어 트랜지스터(222) 및 제3 피-모스 지연 제어 트랜지스터(223)는 턴-오프될 수 있다. 이 경우, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수는 1개일 수 있다.

또한, 제1 피-모스 지연 게이트 신호(PDS1) 및 제2 피-모스 지연 게이트 신호(PDS2)는 로직 로우 레벨이고, 제3 피-모스 지연 게이트 신호(PDS3)는 로직 하이 레벨일 수 있다. 제1 피-모스 지연 게이트 신호(PDS1) 및 제2 피-모스 지연 게이트 신호(PDS2)는 로직 로우 레벨이고, 제3 피-모스 지연 게이트 신호(PDS3)는 로직 하이 레벨인 경우, 제1 피-모스 지연 제어 트랜지스터(221) 및 제2 피-모스 지연 제어 트랜지스터(222)는 턴-온될 수 있고, 제3 피-모스 지연 제어 트랜지스터(223)는 턴-오프될 수 있다. 이 경우, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수는 2개일 수 있다. 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수가 1에서 2로 증가하면, 제1 지연 제어 인버터(313_1)는 보다 빠르게 출력을 제공할 수 있다. 이 경우, 전송 신호(TS)를 지연하는 지연 시간(T)은 감소할 수 있다. 반면에, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 중 턴-온되는 트랜지스터들의 개수가 2에서 1로 감소하면, 제1 지연 제어 인버터(313_1)는 보다 느리게 출력을 제공할 수 있다. 이 경우, 전송 신호(TS)를 지연하는 지연 시간(T)은 증가할 수 있다.

예시적인 실시예에 있어서, 엔-모스 지연 제어 회로(314)는 엔-모스 지연 제어 트랜지스터들(241, 242, 243)의 각각의 게이트에 제공되는 엔-모스 지연 게이트 신호(NDS)에 기초하여 전송 신호(TS)를 지연할 수 있다. 예를 들어, 제1 엔-모스 지연 게이트 신호(NDS1)는 제1 엔-모스 지연 제어 트랜지스터(241)의 게이트에 제공되고, 제2 엔-모스 지연 게이트 신호(NDS2)는 제2 엔-모스 지연 제어 트랜지스터(242)의 게이트에 제공되고, 제3 엔-모스 지연 게이트 신호(NDS3)는 제3 엔-모스 지연 제어 트랜지스터(243)의 게이트에 제공될 수 있다. 제1 내지 3 엔-모스 지연 게이트 신호(NDS1, NDS2, NDS3)는 제1 지연 제어 신호(TCON_1)에 포함될 수 있다.

예시적인 실시예에 있어서, 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 전송 신호(TS)를 지연하는 지연 시간(T)은 감소하고, 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 지연 시간(T)은 증가할 수 있다. 예를 들어, 제1 엔-모스 지연 게이트 신호(NDS1)는 로직 하이 레벨이고, 제2 엔-모스 지연 게이트 신호(NDS2) 및 제3 엔-모스 지연 게이트 신호(NDS3)는 로직 로우 레벨일 수 있다. 제1 엔-모스 지연 게이트 신호(NDS1)는 로직 하이 레벨이고, 제2 엔-모스 지연 게이트 신호(NDS2) 및 제3 엔-모스 지연 게이트 신호(NDS3)는 로직 로우 레벨인 경우, 제1 엔-모스 지연 제어 트랜지스터(241)는 턴-온될 수 있고, 제2 엔-모스 지연 제어 트랜지스터(242) 및 제3 엔-모스 지연 제어 트랜지스터(243)는 턴-오프될 수 있다. 이 경우, 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수는 1개일 수 있다.

또한, 제1 엔-모스 지연 게이트 신호(NDS1) 및 제2 엔-모스 지연 게이트 신호(NDS2)는 로직 하이 레벨이고, 제3 엔-모스 지연 게이트 신호(NDS3)는 로직 로우 레벨일 수 있다. 제1 엔-모스 지연 게이트 신호(NDS1) 및 제2 엔-모스 지연 게이트 신호(NDS2)는 로직 하이 레벨이고, 제3 엔-모스 지연 게이트 신호(NDS3)는 로직 로우 레벨인 경우, 제1 엔-모스 지연 제어 트랜지스터(241) 및 제2 엔-모스 지연 제어 트랜지스터(242)는 턴-온될 수 있고, 제3 엔-모스 지연 제어 트랜지스터(243)는 턴-오프될 수 있다. 이 경우, 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수는 2개일 수 있다. 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수가 1에서 2로 증가하면, 제1 지연 제어 인버터(313_1)는 보다 빠르게 출력을 제공할 수 있다. 이 경우, 전송 신호(TS)를 지연하는 지연 시간(T)은 감소할 수 있다. 반면에, 엔-모스 지연 제어 트랜지스터들(241, 242, 243) 중 턴-온되는 트랜지스터들의 개수가 2에서 1로 감소하면, 제1 지연 제어 인버터(313_1)는 보다 느리게 출력을 제공할 수 있다. 이 경우, 전송 신호(TS)를 지연하는 지연 시간(T)은 증가할 수 있다.

예시적인 실시예에 있어서, 피-모스 지연 제어 트랜지스터들(221, 222, 223) 및 엔-모스 지연 제어 트랜지스터들(241, 242, 243)이 모두 턴-오프되는 경우, 이퀄라이저들(300)의 각각은 비활성화될 수 있다. 예를 들어, 제1 피-모스 지연 제어 회로(312_1)는 제1 내지 3 피-모스 지연 제어 트랜지스터(221, 222, 223)를 포함할 수 있다. 제1 엔-모스 지연 제어 회로(314_1)는 제1 내지 3 엔-모스 지연 제어 트랜지스터(241, 242, 243)를 포함할 수 있다. 제1 내지 3 피-모스 지연 게이트 신호(PDS1, PDS2, PDS3)가 모두 로직 하이 레벨이고, 제1 내지 3 엔-모스 지연 게이트 신호(NDS1, NDS2, NDS3)가 모두 로직 로우 레벨인 경우, 제1 내지 3 피-모스 지연 제어 트랜지스터(221, 222, 223) 및 제1 내지 3 엔-모스 지연 제어 트랜지스터(241, 242, 243)는 턴-오프될 수 있다. 제1 내지 3 피-모스 지연 제어 트랜지스터(221, 222, 223) 및 제1 내지 3 엔-모스 지연 제어 트랜지스터(241, 242, 243)는 턴-오프되는 경우, 제1 지연 제어 인버터(313_1)는 비활성화될 수 있다.

도 6은 도 2의 이퀄라이저에 포함되는 지연 제어 인버터들의 개수를 설명하기 위한 도면이다.

도 3 및 6을 참조하면, 제1 전송 신호(TS_1)는 제1 지연 제어 회로(311)에 입력될 수 있다. 제1 전송 신호(TS_1)가 제1 지연 제어 회로(311)에 입력되는 경우, 제1 지연 제어 회로(311)는 제1 전송 신호(TS_1)를 지연하여 제1 지연 전송 신호(TDS_1)를 제공할 수 있다. 제1 지연 전송 신호(TDS_1)는 제1 전압 제어 회로(315)에 입력될 수 있다. 제1 지연 전송 신호(TDS_1)가 제1 전압 제어 회로(315)에 입력되는 경우, 제1 전압 제어 회로(315)는 제1 지연 전송 신호(TDS_1)에 기초하여 제1 이퀄라이저 신호(ES_1)를 제어할 수 있다.

제1 전송 신호(TS_1)의 로직 하이 레벨은 1V이고, 제1 전송 신호(TS_1)의 로직 로우 레벨은 0V일 수 있다. 제1 이퀄라이저 신호(ES_1)는 제1 전송 신호(TS_1)의 반전 신호를 시간 지연한 신호일 수 있다. 제1 이퀄라이저 신호(ES_1)가 제1 전송 신호(TS_1)의 반전 신호이기 위해서 제1 이퀄라이저(310)에 포함되는 인버터의 개수는 2K+1개일 수 있다. K는 자연수일 수 있다. 예를 들어, 제1 이퀄라이저(310)에 포함되는 제1 지연 제어 회로(311)는 2K개의 지연 제어 인버터를 포함할 수 있고, 제1 이퀄라이저(310)에 포함되는 제1 전압 제어 회로(315)는 1개의 전압 제어 인버터(317)를 포함할 수 있다. 예시적인 실시예에 있어서, 이퀄라이저들(300)의 각각에 포함되는 복수의 지연 제어 인버터들(313)의 개수는 짝수 개일 수 있다.

도 7및 8은 도 2의 이퀄라이저에 포함되는 전압 제어 회로의 일 예를 나타내는 도면이다.

도 7 및 8을 참조하면, 전압 제어 회로(315)는 전압 제어 인버터(317), 피-모스 전압 제어 회로(316) 및 엔-모스 전압 제어 회로(318)를 포함할 수 있다.

전압 제어 인버터(317)는 지연 전송 신호(TDS)에 기초하여 이퀄라이저 신호(ES)를 제공할 수 있다. 피-모스 전압 제어 회로(316)는 전압 제어 인버터(317)의 제1 단과 전원 전압(VDD) 사이에 연결되고, 병렬 연결된 복수의 피-모스 전압 제어 트랜지스터들(261, 262, 263)을 포함할 수 있다. 예를 들어, 피-모스 전압 제어 회로(316)는 전압 제어 인버터(317)의 제1 단과 전원 전압(VDD) 사이에 연결될 수 있다. 피-모스 전압 제어 회로(316)는 제1 내지 3 피-모스 전압 제어 트랜지스터를 포함할 수 있다. 제1 내지 3 피-모스 전압 제어 트랜지스터는 병렬로 연결될 수 있다.

엔-모스 전압 제어 회로(318)는 전압 제어 인버터(317)의 제2 단과 접지 전압(VSS) 사이에 연결되고, 병렬 연결된 복수의 엔-모스 전압 제어 트랜지스터들(281, 282, 283)을 포함할 수 있다. 예를 들어, 엔-모스 전압 제어 회로(318)는 전압 제어 인버터(317)의 제2 단과 접지 전압(VSS) 사이에 연결될 수 있다. 엔-모스 전압 제어 회로(318)는 제1 내지 3 엔-모스 전압 제어 트랜지스터를 포함할 수 있다. 제1 내지 3 엔-모스 전압 제어 트랜지스터는 병렬로 연결될 수 있다.

예시적인 실시예에 있어서, 피-모스 전압 제어 회로(316)는 피-모스 전압 제어 트랜지스터들(261, 262, 263)의 각각의 게이트에 제공되는 피-모스 전압 게이트 신호(PVS)에 기초하여 이퀄라이저 신호(ES)를 제어할 수 있다. 예를 들어, 제1 피-모스 전압 게이트 신호(PVS1)는 제1 피-모스 전압 제어 트랜지스터(261)의 게이트에 제공되고, 제2 피-모스 전압 게이트 신호(PVS2)는 제2 피-모스 전압 제어 트랜지스터(262)의 게이트에 제공되고, 제3 피-모스 전압 게이트 신호(PVS3)는 제3 피-모스 전압 제어 트랜지스터(263)의 게이트에 제공될 수 있다. 제1 내지 3 피-모스 전압 게이트 신호(PVS1, PVS2, PVS3)는 제1 전압 제어 신호(VCON_1)에 포함될 수 있다.

예시적인 실시예에 있어서, 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 이퀄라이저 신호(ES)의 전압 세기는 증가하고, 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 이퀄라이저 신호(ES)의 전압 세기는 감소할 수 있다. 예를 들어, 제1 피-모스 전압 게이트 신호(PVS1)는 로직 로우 레벨이고, 제2 피-모스 전압 게이트 신호(PVS2) 및 제3 피-모스 전압 게이트 신호(PVS3)는 로직 하이 레벨일 수 있다. 제1 피-모스 전압 게이트 신호(PVS1)는 로직 로우 레벨이고, 제2 피-모스 전압 게이트 신호(PVS2) 및 제3 피-모스 전압 게이트 신호(PVS3)는 로직 하이 레벨인 경우, 제1 피-모스 전압 제어 트랜지스터(261)는 턴-온될 수 있고, 제2 피-모스 전압 제어 트랜지스터(262) 및 제3 피-모스 전압 제어 트랜지스터(263)는 턴-오프될 수 있다. 이 경우, 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수는 1개일 수 있다.

또한, 제1 피-모스 전압 게이트 신호(PVS1) 및 제2 피-모스 전압 게이트 신호(PVS2)는 로직 로우 레벨이고, 제3 피-모스 전압 게이트 신호(PVS3)는 로직 하이 레벨일 수 있다. 제1 피-모스 전압 게이트 신호(PVS1) 및 제2 피-모스 전압 게이트 신호(PVS2)는 로직 로우 레벨이고, 제3 피-모스 전압 게이트 신호(PVS3)는 로직 하이 레벨인 경우, 제1 피-모스 전압 제어 트랜지스터(261) 및 제2 피-모스 전압 제어 트랜지스터(262)는 턴-온될 수 있고, 제3 피-모스 전압 제어 트랜지스터(263)는 턴-오프될 수 있다. 이 경우, 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수는 2개일 수 있다. 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수가 1에서 2로 증가하면, 제1 이퀄라이저 신호(ES_1)의 전압 세기는 증가할 수 있다. 반면에, 피-모스 전압 제어 트랜지스터들(261, 262, 263) 중 턴-온되는 트랜지스터들의 개수가 2에서 1로 감소하면, 제1 이퀄라이저 신호(ES_1)의 전압 세기는 감소할 수 있다. 제1 전송 신호(TS_1)의 전압 세기 및 제1 이퀄라이저 신호(ES_1)의 전압 세기의 차이에 따라 델타 전압(DV)이 변동할 수 있다.

예시적인 실시예에 있어서, 엔-모스 전압 제어 회로(318)는 피-모스 전압 제어 트랜지스터들(261, 262, 263)의 각각의 게이트에 제공되는 엔-모스 전압 게이트 신호(NVS)에 기초하여 이퀄라이저 신호(ES)를 제어할 수 있다. 예를 들어, 제1 엔-모스 전압 게이트 신호(NVS1)는 제1 엔-모스 전압 제어 트랜지스터(281)의 게이트에 제공되고, 제2 엔-모스 전압 게이트 신호(NVS2)는 제2 엔-모스 전압 제어 트랜지스터(282)의 게이트에 제공되고, 제3 엔-모스 전압 게이트 신호(NVS3)는 제3 엔-모스 전압 제어 트랜지스터(283)의 게이트에 제공될 수 있다. 제1 내지 3 엔-모스 전압 게이트 신호(NVS1, NVS2, NVS3)는 제1 전압 제어 신호(VCON_1)에 포함될 수 있다.

예시적인 실시예에 있어서, 엔-모스 전압 제어 트랜지스터들(281, 282, 283) 중 턴-온되는 트랜지스터들의 개수가 증가함에 따라 이퀄라이저 신호(ES)의 전압 세기는 증가하고, 엔-모스 전압 제어 트랜지스터들(281, 282, 283) 중 턴-온되는 트랜지스터들의 개수가 감소함에 따라 이퀄라이저 신호(ES)의 전압 세기는 감소할 수 있다. 엔-모스 전압 제어 회로(318)는 피-모스 전압 제어 회로(316)와 유사하게 설명될 수 있다.

도 9는 본 발명의 일 실시예에 따른 이퀄라이저 장치를 나타내는 블록도이다.

도 9를 참조하면, 이퀄라이저 장치(10a)는 이퀄라이저 컨트롤러(100) 및 복수의 이퀄라이저들(300)을 포함한다. 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공한다. 복수의 이퀄라이저들(300)은 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공한다. 이퀄라이저 장치(10a)는 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 주파수 디텍터(400)를 더 포함할 수 있다.

제어 신호(CS)는 주파수 디텍터(400)로부터 제공될 수 있다. 주파수 디텍터(400)는 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공할 수 있다. 주파수 디텍터(400)가 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 경우, 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공할 수 있다. 또한, 제어 신호(CS)는 주파수 디텍터(400)로부터 제공될 수 있다. 주파수 디텍터(400)는 입력 신호(IN)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공할 수 있다. 주파수 디텍터(400)가 입력 신호(IN)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 경우, 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공할 수 있다.

예시적인 실시예에 있어서, 이퀄라이저 컨트롤러(100)는 주파수 정보에 따라 결정되는 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)의 정보를 저장하는 정보 저장부(110)를 더 포함할 수 있다. 예를 들어, 클럭 신호(CLK)의 주파수가 100MHz인 경우, 제1 인에이블 신호(EN_1)는 활성화되고, 제2 인에이블 신호(EN_2)는 비활성화될 수 있다. 또한, 클럭 신호(CLK)의 주파수가 200MHz인 경우, 제1 인에이블 신호(EN_1)는 활성화되고, 제2 인에이블 신호(EN_2)도 활성화될 수 있다. 정보 저장부(110)에는 주파수 별 인에이블 신호들(EN_1, EN_2, … EN_N)의 값, 지연 제어 신호들(TCON_1, TCON_2, … TCON_N)의 값 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)의 값이 미리 저장될 수 있다.

예시적인 실시예에 있어서, 클럭 신호(CLK)의 주파수가 증가함에 따라 제1 로직 레벨을 갖는 인에이블 신호들(EN_1, EN_2, … EN_N)의 개수는 증가하고, 클럭 신호(CLK)의 주파수가 감소함에 따라 제2 로직 레벨을 갖는 인에이블 신호들(EN_1, EN_2, … EN_N)의 개수는 증가할 수 있다. 클럭 신호(CLK) 및 입력 신호(IN)의 주파수가 증가함에 따라 활성화되는 이퀄라이저들(300)의 수는 증가할 수 있다.

이퀄라이저 장치(10a)는 주파수 디텍터(400), 이퀄라이저 컨트롤러(100) 및 복수의 이퀄라이저들(300)을 포함할 수 있다. 주파수 디텍터(400)는 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공한다. 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공한다. 복수의 이퀄라이저들(300)은 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공한다.

도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.

도 1 및 10을 참조하면, 메모리 장치는 컨트롤 로직 회로(15) 및 메모리 셀 어레이(17)를 포함한다. 컨트롤 로직 회로(15)는 이퀄라이저 장치(10)를 포함하고, 어드레스(ADDR) 및 독출 신호(READ)를 제공한다. 메모리 셀 어레이(17)는 어드레스(ADDR) 및 독출 신호(READ)에 기초하여 독출 데이터(DATA)를 제공한다. 이퀄라이저 장치(10)는 이퀄라이저 컨트롤러(100) 및 복수의 이퀄라이저들(300)을 포함한다. 이퀄라이저 컨트롤러(100)는 제어 신호(CS)에 기초하여 복수의 인에이블 신호들(EN_1, EN_2, … EN_N), 복수의 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 복수의 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)을 제공한다. 복수의 이퀄라이저들(300)은 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공한다. 예시적인 실시예에 있어서, 이퀄라이저 장치(10)는 클럭 신호(CLK)의 주파수를 탐지하여 주파수 정보를 포함하는 제어 신호(CS)를 제공하는 주파수 디텍터(400)를 더 포함할 수 있다.

도 11은 도 10의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.

도 11을 참조하면, 메모리 셀 어레이(17)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.

접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

메모리 셀 어레이(17)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.

실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다. 일 실시예에 있어서, 메모리 셀 어레이(17)는 3차원 메모리 셀 어레이일 수 있다. 본 발명의 일 실시예에 있어서, 3차원 메모리 셀 어레이(17)는 메모리 장치(10)에 포함될 수 있다. 다음의 특허 문서들은 3차원 메모리 셀 어레이들에 대한 구성들을 설명한다: U.S. Pat. Nos. 7,679,133; 8,553,466; 8,654,587; 8,559,235; and US Pat. Pub. No. 2011/0233648.

도 12는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 12를 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

본 발명에 따른 메모리 장치(720)는 이퀄라이저 장치(10)를 포함할 수 있다. 이퀄라이저 장치(10)는 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있다.

도 13은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 13을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.

입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.

입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명에 따른 메모리 장치는 메모리 모듈(840)에 포함될 수 있다. 메모리 장치는 이퀄라이저 장치(10)를 포함할 수 있다. 이퀄라이저 장치(10)는 인에이블 신호들(EN_1, EN_2, … EN_N), 지연 제어 신호들(TCON_1, TCON_2, … TCON_N) 및 전압 제어 신호들(VCON_1, VCON_2, … VCON_N)에 기초하여 로직 회로들(500) 사이를 연결하는 연결 노드들(CN1, CN2, … CNN)에 이퀄라이저 신호들(ES_1, ES_2, … ES_N)을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있다.

본 발명에 따른 이퀄라이저 장치는 인에이블 신호들, 지연 제어 신호들 및 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공함으로써 심볼 간 간섭현상(inter symbol interference, ISI)을 감소시킬 수 있어 컴퓨팅 시스템에 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공하는 이퀄라이저 컨트롤러; 및
상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공하는 복수의 이퀄라이저들을 포함하고,
상기 이퀄라이저들의 각각은,
상기 이퀄라이저들의 각각에 상응하는 상기 지연 제어 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 로직 회로로부터 제공되는 전송 신호를 지연하고, 지연 전송 신호를 제공하는 지연 제어 회로; 및
상기 이퀄라이저들의 각각에 상응하는 상기 전압 제어 신호 및 상기 지연 전송 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 이퀄라이저 신호를 제공하는 전압 제어 회로를 포함하고,
상기 전압 제어 회로는
상기 지연 전송 신호에 기초하여 상기 이퀄라이저 신호를 제공하는 전압 제어 인버터를 포함하는 이퀄라이저 장치.
삭제
제1 항에 있어서, 상기 지연 제어 회로는,
복수의 지연 제어 인버터들;
상기 지연 제어 인버터들의 각각의 제1 단과 전원 전압 사이에 연결되고, 병렬 연결된 복수의 피-모스 지연 제어 트랜지스터들을 포함하는 피-모스 지연 제어 회로; 및
상기 지연 제어 인버터들의 각각의 제2 단과 접지 전압 사이에 연결되고, 병렬 연결된 복수의 엔-모스 지연 제어 트랜지스터들을 포함하는 엔-모스 지연 제어 회로를 포함하는 것을 특징으로 하는 이퀄라이저 장치.
제3 항에 있어서,
상기 피-모스 지연 제어 회로는 상기 피-모스 지연 제어 트랜지스터들의 각각의 게이트에 제공되는 피-모스 지연 게이트 신호에 기초하여 상기 전송 신호를 지연하고,
상기 엔-모스 지연 제어 회로는 상기 엔-모스 지연 제어 트랜지스터들의 각각의 게이트에 제공되는 엔-모스 지연 게이트 신호에 기초하여 상기 전송 신호를 지연하는 것을 특징으로 하는 이퀄라이저 장치.
제3 항에 있어서,
상기 피-모스 지연 제어 트랜지스터들 및 상기 엔-모스 지연 제어 트랜지스터들이 모두 턴-오프되는 경우, 상기 이퀄라이저들의 각각은 비활성화되고,
상기 이퀄라이저들의 각각에 포함되는 상기 복수의 지연 제어 인버터들의 개수는 짝수 개인 것을 특징으로 하는 이퀄라이저 장치.
제1 항에 있어서, 상기 전압 제어 회로는,
상기 전압 제어 인버터의 제1 단과 전원 전압 사이에 연결되고, 병렬 연결된 복수의 피-모스 전압 제어 트랜지스터들을 포함하는 피-모스 전압 제어 회로; 및
상기 전압 제어 인버터의 제2 단과 접지 전압 사이에 연결되고, 병렬 연결된 복수의 엔-모스 전압 제어 트랜지스터들을 포함하는 엔-모스 전압 제어 회로를 포함하는 것을 특징으로 하는 이퀄라이저 장치.
제6 항에 있어서,
상기 피-모스 전압 제어 회로는 상기 피-모스 전압 제어 트랜지스터들의 각각의 게이트에 제공되는 피-모스 전압 게이트 신호에 기초하여 상기 이퀄라이저 신호를 제어하고,
상기 엔-모스 전압 제어 회로는 상기 엔-모스 전압 제어 트랜지스터들의 각각의 게이트에 제공되는 엔-모스 전압 게이트 신호에 기초하여 상기 이퀄라이저 신호를 제어하는 것을 특징으로 하는 이퀄라이저 장치.
제1항에 있어서, 상기 이퀄라이저 장치는,
클럭 신호의 주파수를 탐지하여 주파수 정보를 포함하는 상기 제어 신호를 제공하는 주파수 디텍터를 더 포함하고,
상기 이퀄라이저 컨트롤러는,
상기 주파수 정보에 따라 결정되는 상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들의 정보를 저장하는 정보 저장부를 더 포함하는 것을 특징으로 하는 이퀄라이저 장치.
제8항에 있어서,
상기 클럭 신호의 주파수가 증가함에 따라 제1 로직 레벨을 갖는 상기 인에이블 신호들의 개수는 증가하고, 상기 클럭 신호의 주파수가 감소함에 따라 제2 로직 레벨을 갖는 상기 인에이블 신호들의 개수는 증가하는 것을 특징으로 하는 이퀄라이저 장치.
이퀄라이저 장치를 포함하고, 어드레스 및 독출 신호를 제공하는 컨트롤 로직 회로; 및
상기 어드레스 및 상기 독출 신호에 기초하여 독출 데이터를 제공하는 메모리 셀 어레이를 포함하고,
상기 이퀄라이저 장치는,
제어 신호에 기초하여 복수의 인에이블 신호들, 복수의 지연 제어 신호들 및 복수의 전압 제어 신호들을 제공하는 이퀄라이저 컨트롤러; 및
상기 인에이블 신호들, 상기 지연 제어 신호들 및 상기 전압 제어 신호들에 기초하여 로직 회로들 사이를 연결하는 연결 노드들에 이퀄라이저 신호들을 제공하는 복수의 이퀄라이저들을 포함하고,
상기 이퀄라이저들의 각각은,
상기 이퀄라이저들의 각각에 상응하는 상기 지연 제어 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 로직 회로로부터 제공되는 전송 신호를 지연하고, 지연 전송 신호를 제공하는 지연 제어 회로; 및
상기 이퀄라이저들의 각각에 상응하는 상기 전압 제어 신호 및 상기 지연 전송 신호에 기초하여 상기 이퀄라이저들의 각각에 상응하는 이퀄라이저 신호를 제공하는 전압 제어 회로를 포함하고,
상기 전압 제어 회로는
상기 지연 전송 신호에 기초하여 상기 이퀄라이저 신호를 제공하는 전압 제어 인버터를 포함하고,
상기 메모리 셀 어레이는 3차원 메모리 셀 어레이인 메모리 장치.