KR101315506B1

KR101315506B1 - 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로

Info

Publication number: KR101315506B1
Application number: KR1020130000410A
Authority: KR
Inventors: 박종수; 최지애; 장경훈
Original assignee: 주식회사 아이티엔티
Priority date: 2013-01-02
Filing date: 2013-01-02
Publication date: 2013-10-07

Abstract

본 발명은 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로에 관한 것으로서, 보다 구체적으로는 반도체 디바이스 테스트 장치에서의 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로로서, 다수의 피 시험 반도체 디바이스가 탑재되며, 제어신호에 따라 온/오프 되어 각각의 반도체 디바이스에 전원을 인가하는 릴레이를 포함하는 소켓 보드; 상기 소켓 보드에 탑재된 반도체 디바이스의 DC 테스트를 수행하기 위한 테스트 헤더 측 FPGA 칩; 및 상기 소켓 보드와 상기 FPGA 칩 사이에 구비되어, 상기 테스트 헤더 측 FPGA 칩으로부터 출력되는 DC 테스트 신호를 수신하여 상기 소켓 보드에 탑재된 반도체 디바이스로 출력하는 연결회로부를 포함하되, 상기 연결회로부는, 모든 네트(Net)들의 길이(TL1+TL2)를 200㎜로 매칭(Matching)하는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로에 따르면, 테스트 헤더 측의 FPGA 칩과 반도체 디바이스(DUT) 간의 인터페이스 채널 토폴로지를 구현함에 있어, 타깃 디바이스의 핀 별 DC 테스트를 위해 탑재되는 릴레이 전후단의 트레이스 길이(TL1, TL2)를 200㎜로 매칭하되, 릴레이 위치로 인한 네트(Net) 별로 각각의 트레이스 길이를 다르게 구성하고 트레이스 길이에 대응하여 저항 값이 다르게 적용되도록 구성함으로써, 릴레이의 커패시턴스 및 저항 성분의 부정합을 해소하고, 그로 인한 신호 무결성이 개선될 수 있도록 할 수 있다. 또한, 본 발명에 따르면, 릴레이 전후단의 트레이스 길이의 조절을 통해 신호 무결성이 개선되도록 함으로써, 낸드 계열의 플래시 메모리의 테스트를 위한 최적화된 신호 토폴로지가 제공될 수 있도록 할 수 있다.

Description

신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로{SIGNAL TOPOLOGY CIRCUIT FOR ADJUST OF LENGTH OF TRACE TO IMPROVE OF SIGNAL INTEGRITY}

본 발명은 신호 토폴로지 회로에 관한 것으로서, 보다 구체적으로는 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로에 관한 것이다.

주지하다시피, 각종 반도체 디바이스의 제조 과정에서 소정의 조립 공정을 거쳐서 제조된 반도체 디바이스는 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다.

도 1은 종래의 반도체 디바이스 테스트 시스템의 전체적인 구성을 도시한 도면이다. 도 1에 도시된 바와 같이, 반도체 디바이스 테스트 시스템은, 전체적인 구성을 크게 구분할 경우 반도체 디바이스(4)(Device Under Test)를 테스트하는 테스트 헤더(1)와, 일정 수량의 반도체 디바이스(4)를 반송하여 테스트가 이루어지도록 하고, 이 테스트 결과에 따라 반도체 디바이스(4)들을 등급별로 분류하여 적재하는 핸들러(3)와, 테스트 헤더(1)와 핸들러(3) 사이에 개재되어 반도체 디바이스(4)와 테스트 헤더(1) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(2)를 포함하여 구성될 수 있다. 즉, (m×n)행렬의 소켓이 배열된 하이픽스 보드(2)와 핸들러(3)의 테스트부(test site)가 정합한 상태에서 테스트 트레이 상의 인서트 내에 안착된 반도체 디바이스(4)와 하이픽스 보드(2) 상의 소켓이 서로 접촉함으로써 (m*n)개의 반도체 소자가 동시에 테스트 될 수 있다.

도 2는 종래의 반도체 테스트 헤더 장치를 개략적으로 도시한 도면이다. 도 2에 도시된 바와 같이, 테스트 헤더(20)는 단일의 테스트 헤더 기판과 그 일면 또는 양면에 탑재된 각종 회로 소자들을 포함하여 이루어진다. 이러한 테스트 헤더 기판의 구성을 살펴보면, 반도체 테스트를 위한 정해진 테스트 패턴 신호를 발생시키는 ALPG(ALgorithmic Pattern Generater)(21)와, ALPG(21)로부터 출력되는 테스트 패턴 신호를 반도체 디바이스(30)에 기록하는 드라이버(22)와 반도체 디바이스(30)에 의해 판독된 테스트 패턴의 판독 신호와 해당 반도체의 특성에 대응되는 기준 신호를 비교하여 그 비교 값을 출력하는 콤퍼레이터(23)를 포함하는 핀 일렉트로닉스(Pin Electronic: PE)(24)와, PE(24)의 콤퍼레이터(23)에서 출력된 신호에 대해 페일(Fail) 여부를 판정하는 디지털 비교기(25)를 포함하여 구성될 수 있다. 또한, 반도체 테스트 시스템을 제어하는 테스트 제어장치(10)와의 인터페이스를 위한 인터페이스부(미도시)를 더 포함하여 이루어질 수 있다.

구체적으로, PE(24)는 반도체 디바이스(30)에 구비되는 반도체에 직접 테스트 패턴에 따른 전류 및 전압을 인가하는 회로로서, 하나의 I/O(input/output) 채널을 형성한다. 또한, ALPG(21)에 의해 테스트 패턴 신호가 출력되면 PE(24)의 드라이버(22)는 해당 테스트 패턴 신호를 반도체 디바이스(30)에 구비된 테스트 대상 반도체에 기록하게 된다. 이렇게 기록된 패턴 신호는 반도체 디바이스(30)에 의해 판독되어 콤퍼레이터(23)로 출력되며, 콤퍼레이터(23)는 테스트 패턴의 판독 신호와 기준 신호를 비교한 결과에 따라 비교 신호를 디지털 비교기(25)로 전달하고, 디지털 비교기(25)는 해당 판독 신호의 페일 여부를 판정하여 그 결과를 인터페이스부를 통해 테스트 제어장치(10)로 전송하게 된다.

도 3은 종래의 신호 토폴로지 회로의 구성을 도시한 도면이다. 도 3에 도시된 바와 같이, 종래의 신호 토폴로지 회로는, 반도체 테스트 헤더 측의 코어 보드(50)(Core PCB board)와, 다수의 피 시험 반도체 디바이스(71)가 탑재되는 소켓 보드(70)(Socket PCB board)로 크게 구성되며, 코어 보드(50)는 드라이버와 콤퍼레이터를 구비하는 PE를 구성하는 FPGA(51)와, 타깃 디바이스의 핀 별 개별 DC 테스트를 가능하게 하기 위해 탑재되는 복수의 릴레이로 구성되는 릴레이부(53)와, 릴레이부(53)의 릴레이 전후단에 연결되는 저항(55)들이 연결 배치된다. 소켓 보드(70)는 코어 보드(50)와 커넥터를 통해 연결 접속되고, 커넥터와 반도체 디바이스(71) 사이에는 저항(75)들이 연결 접속되며, 저항(75)과 반도체 디바이스(71) 사이에는 저항(74)과 스위치부(73)와 패시브 로드(73)가 연결 접속된다. 이때, 스위치부(73)는 반도체 디바이스(71)와 연결을 온/오프하고, 패시브 로드(73)(P.Load)는 정격전류를 인가한다. 릴레이부(53)는 TLP3342와 ADG884의 릴레이 제품이 사용될 수 있다.

종래의 신호 토폴로지 회로는, 타깃 디바이스(Target Device)의 핀(Pin) 별 개별 DC 테스트를 가능하게 하기 위해서 릴레이(Relay)의 탑재가 필연적이며, 일반적으로 릴레이 전후단에는 길이에 상관없이 모든 네트(Net)들의 길이를 통일하고 임피던스를 50 옴으로 고정하는 방식이 사용되고 있었다. 이에 따라 릴레이의 커패시턴스(Capacitance)의 성분 및 저항 성분으로 인해 DC 테스트의 수행 시에 임피던스의 부정합이 발생하게 되고, 그로 인한 신호 무결성(Signal Integrity)에 영향이 발생하게 되는 문제가 있었다.

본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 테스트 헤더 측의 FPGA 칩과 반도체 디바이스(DUT) 간의 인터페이스 채널 토폴로지를 구현함에 있어, 타깃 디바이스의 핀 별 DC 테스트를 위해 탑재되는 릴레이 전후단의 트레이스 길이(TL1, TL2)를 200㎜로 매칭하되, 릴레이 위치로 인한 네트(Net) 별로 각각의 트레이스 길이를 다르게 구성하고 트레이스 길이에 대응하여 저항 값이 다르게 적용되도록 구성함으로써, 릴레이의 커패시턴스 및 저항 성분의 부정합을 해소하고, 그로 인한 신호 무결성이 개선될 수 있도록 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로를 제공하는 것을 그 목적으로 한다.

또한, 본 발명은, 릴레이 전후단의 트레이스 길이의 조절을 통해 신호 무결성이 개선되도록 함으로써, 낸드 계열의 플래시 메모리의 테스트를 위한 최적화된 신호 토폴로지가 제공될 수 있도록 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로를 제공하는 것을 또 다른 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로는,

반도체 디바이스 테스트 장치에서의 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로로서,

다수의 피 시험 반도체 디바이스가 탑재되며, 제어신호에 따라 온/오프 되어 각각의 반도체 디바이스에 전원을 인가하는 릴레이를 포함하는 소켓 보드;

상기 소켓 보드에 탑재된 반도체 디바이스의 DC 테스트를 수행하기 위한 테스트 헤드 측 FPGA 칩; 및

상기 소켓 보드와 상기 FPGA 칩 사이에 구비되어, 상기 테스트 헤드 측 FPGA 칩으로부터 출력되는 DC 테스트 신호를 수신하여 상기 소켓 보드에 탑재된 반도체 디바이스로 출력하는 연결회로부를 포함하되,

상기 연결회로부는,

모든 네트(Net)들의 길이(TL1+TL2)를 200㎜로 매칭(Matching)하는 것을 그 구성상의 특징으로 한다.

바람직하게는, 상기 연결회로부는,

제1 내지 제4 커넥터가 구비되며, 상기 제1 커넥터와 제2 커넥터 사이에 제1 트레이스 길이(TL1)가 연결 배치되고, 상기 제3 커넥터와 제4 커넥터 사이에 제2 트레이스 길이(TL2)가 연결 배치되며, 상기 제2 커넥터와 제3 커넥터 사이에 제1 릴레이가 연결 접속되고, 상기 제3 커넥터에 제2 릴레이가 연결 접속될 수 있다.

바람직하게는, 상기 제1 및 제2 트레이스 길이(TL1, TL2)는,

총 200㎜의 길이로 매칭하되, 상기 제1 및 제2 릴레이의 배치되는 위치에 따라 네트(Net)별로 제1 트레이스 길이(TL1)와 제2 트레이스 길이(TL2)의 길이가 상이하게 설정할 수 있다.

바람직하게는,

상기 FPGA 칩의 다이 커패시턴스는 3㎊ ~ 4㎊으로 구성하고,

상기 제1 및 제2 릴레이는 0.7㎊으로 구성할 수 있다.

더욱 바람직하게는, 상기 소켓 보드는,

제5 내지 제7 커넥터를 구비하며, 상기 제5 커넥터와 제6 커넥터 사이는 길이 25㎜의 60 옴으로 제1 임피던스가 고정되고, 상기 제6 커넥터와 제7 커넥터 사이는 길이 10㎜의 60 옴으로 제2 임피던스가 고정되며, 상기 제6 커넥터에는 1.5K옴의 저항이 연결되고, 저항의 타단으로 16㎜의 케이블이 연결되며, 케이블의 타단으로 기준전압(VTT)을 받아 스위칭하는 300㎊(Con)과 0.4 옴(Ron)을 갖는 릴레이가 연결 접속될 수 있다.

더욱 바람직하게는, 상기 연결회로부는,

하이픽스 보드에 구현할 수 있다.

본 발명에서 제안하고 있는 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로에 따르면, 테스트 헤더 측의 FPGA 칩과 반도체 디바이스(DUT) 간의 인터페이스 채널 토폴로지를 구현함에 있어, 타깃 디바이스의 핀 별 DC 테스트를 위해 탑재되는 릴레이 전후단의 트레이스 길이(TL1, TL2)를 200㎜로 매칭하되, 릴레이 위치로 인한 네트(Net) 별로 각각의 트레이스 길이를 다르게 구성하고 트레이스 길이에 대응하여 저항 값이 다르게 적용되도록 구성함으로써, 릴레이의 커패시턴스 및 저항 성분의 부정합을 해소하고, 그로 인한 신호 무결성이 개선될 수 있도록 할 수 있다.

또한, 본 발명에 따르면, 릴레이 전후단의 트레이스 길이의 조절을 통해 신호 무결성이 개선되도록 함으로써, 낸드 계열의 플래시 메모리의 테스트를 위한 최적화된 신호 토폴로지가 제공될 수 있도록 할 수 있다.

도 1은 종래의 반도체 디바이스 테스트 시스템의 전체적인 구성을 도시한 도면.
도 2는 종래의 반도체 테스트 헤더 장치를 개략적으로 도시한 도면.
도 3은 종래의 신호 토폴로지 회로의 구성을 도시한 도면.
도 4는 본 발명의 일실시예에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로의 구성을 도시한 도면.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’ 되어 있다고 할 때, 이는 ‘직접적으로 연결’ 되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’ 되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’ 한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도 4는 본 발명의 일실시예에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로의 구성을 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로는, 소켓 보드(100), 테스트 헤드 측 FPGA 칩(200), 및 연결회로부(300)를 포함하여 구성될 수 있다.

본 발명의 일실시예에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로는, 반도체 디바이스의 테스트 장치에서 테스트 헤더의 FPGA와 반도체 디바이스(DUT) 간의 인터페이스 채널 토폴로지의 구조에 관한 것으로서, 낸드(Nand) 계열 플래시 메모리(Flash Memory)의 DC 테스트를 위해 최적화된 신호 토폴로지(Signal Topology)를 구현함으로써, 반도체 디바이스 즉, 타깃 디바이스(Target Device)의 핀(Pin) 별 개별 DC 테스트를 가능하게 하기 위해 필연적으로 탑재되는 릴레이의 커패시턴스 성분 및 저항 성분의 부정합으로 인해 신호 무결성(Signal Integrity)에 영향을 주는 문제가 해결될 수 있도록 하기 위한 것이다.

소켓 보드(100)는, 다수의 피 시험 반도체 디바이스(101)가 탑재되며, 제어신호에 따라 온/오프 되어 각각의 반도체 디바이스(101)에 전원을 인가하는 릴레이(110)를 포함한다. 이러한 소켓 보드(100)는 제5 내지 제7 커넥터(105, 106, 107)를 구비하며, 제5 커넥터(105)와 제6 커넥터(106) 사이에는 길이 25㎜의 60옴으로 고정된 제1 임피던스(108)가 연결되고, 제6 커넥터(106)와 제7 커넥터(107) 사이에는 길이 10㎜의 60 옴으로 고정된 제2 임피던스(109)가 연결된다. 또한, 제6 커넥터(106)에는 1.5K옴의 저항(120)이 연결되고, 저항(120)의 타단으로 16㎜의 길이를 갖는 케이블(130)이 연결되며, 케이블(130)의 타단으로 기준전압(VTT)을 받아 스위칭하는 300㎊(Con)과 0.4 옴(Ron)을 갖는 릴레이(110)가 연결 접속된다. 여기서, 릴레이(110)는 ADG884의 제품이 사용될 수 있다.

FPGA 칩(200)은, 소켓 보드(100)에 탑재된 반도체 디바이스(101)의 핀 별 개별 DC 테스트를 수행할 수 있도록 제어하는 테스트 헤더 측 구성이다. 이러한 FPGA 칩(200)은 다이 커패시턴스(Die Capacitance)로서 3㎊ ~ 4㎊으로 구성할 수 있다. FPGA 칩(200)은 반도체 테스트 헤더 측 구성으로, 드라이버와 콤퍼레이터를 구비한 PE부의 구성을 포함할 수 있으며, 이 외에도 테스트 헤더의 각종 회로 소자들을 포함할 수도 있다. 테스트 헤더의 구성에 적용되는 회로 소자들은 널리 알려진 구성에 해당하므로 상세한 설명은 생략하기로 한다.

연결회로부(300)는, 소켓 보드(100)와 테스트 헤더 측 FPGA 칩(200) 사이에 구비되어, 테스트 헤더 측 FPGA 칩(200)으로부터 출력되는 DC 테스트 신호를 수신하여 소켓 보드(100)에 탑재된 반도체 디바이스(101)로 출력한다. 이러한 연결회로부(300)는 신호 무결성을 위해 모든 네트(Net)들의 길이(TL1+TL2)를 200㎜로 매칭(Matching)함이 바람직하다.

연결회로부(300)는, 도 4에 도시된 바와 같이, 제1 내지 제4 커넥터(301, 302, 303, 304)를 구비하며, 제1 커넥터(301)와 제2 커넥터(302) 사이에는 제1 트레이스 길이(310)(TL1)가 연결 배치되고, 제3 커넥터(303)와 제4 커넥터(304) 사이에는 제2 트레이스 길이(320)(TL2)가 연결 배치된다. 또한 제2 커넥터(302)와 제3 커넥터(303) 사이에는 제1 릴레이(330)가 연결 접속되고, 제3 커넥터(303)에는 제2 릴레이(340)가 연결 접속되도록 구성한다. 앞서 설명한 바와 같이, 제1 및 제2 트레이스 길이(310, 320)(TL1, TL2)는 총 200㎜의 길이로 매칭하되, 제1 및 제2 릴레이(330, 340)의 배치되는 위치에 따라 네트(Net)별로 제1 트레이스 길이(310)(TL1)와 제2 트레이스 길이(320)(TL2)의 길이가 상이하게 설정될 수 있다. 즉, 제1 및 제2 릴레이(330, 340)의 배치되는 위치로 인해 네트(Net)별로 제1 트레이스 길이(310)(TL1)와 제2 트레이스 길이(320)(TL2)의 길이가 다르게 되고, 제1 트레이스 길이(310)(TL1)와 제2 트레이스 길이(320)(TL2)에 대한 저항 성분 또한 상이하게 설정될 수 있다. 예를 들어, 제1 트레이스 길이(310)(TL1)와 제2 트레이스 길이(320)(TL2)가 같은 경우 50 옴으로 설정될 수 있으며, 길이가 다른 경우에 제1 트레이스 길이(310)(TL1)가 60 옴으로 설정될 경우 대응하는 제2 트레이스 길이(320)(TL2)의 저항이 40 옴으로 설정되며, 제1 트레이스 길이(310)(TL1)가 70 옴으로 설정될 경우 대응하는 제2 트레이스 길이(320)(TL2)의 저항이 30 옴으로 설정될 수 있다. 제1 및 제2 릴레이(330, 340)는 0.7㎊으로 구성될 수 있으며, 연결회로부(300)는 하이픽스(HIFIX) 보드에 구현될 수 있다. 여기서, 제1 및 제2 릴레이(330, 340)는 TLP3340의 릴레이 제품이 사용될 수 있다. 본 발명의 네트(net)는 제1 및 제2 커넥터(301, 302) 사이의 연결 회선과, 제3 및 제4 커넥터(303, 304) 사이의 연결 회선으로 정의할 수 있으며, 트레이스는 네트의 연결 회선들이 갖는 길이와 그 길이에 따라 설정된 저항 성분을 포함하는 것으로 정의할 수 있다.

상술한 바와 같이, 본 발명의 일실시예에 따른 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로는, 낸드(Nand) 계열 플래시 메모리(Flash Memory)의 DC 테스트를 위해 최적화된 신호 토폴로지(Signal Topology)를 구현하여 제공함으로써, 반도체 디바이스 즉, 타깃 디바이스(Target Device)의 핀(Pin) 별 개별 DC 테스트를 가능하게 하기 위해 필연적으로 탑재되는 릴레이의 커패시턴스 성분 및 저항 성분의 부정합으로 인해 신호 무결성(Signal Integrity)에 영향을 주는 기존의 문제가 해결될 수 있도록 할 수 있다.

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

100: 소켓 보드(Socket PCB board) 101: 반도체 디바이스(DUT)
105: 제5 커넥터 106: 제6 커넥터
107: 제7 커넥터 110: 릴레이
120: 저항 130: 케이블
200: FPGA 칩 300: 연결회로부
301: 제1 커넥터 302: 제2 커넥터
303: 제3 커넥터 304: 제4 커넥터
310: 제1 트레이스 길이(TL1) 320: 제2 트레이스 길이(TL2)
330: 제1 릴레이 340: 제2 릴레이

Claims

반도체 디바이스 테스트 장치에서의 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로로서,
다수의 피 시험 반도체 디바이스(101)가 탑재되며, 제어신호에 따라 온/오프 되어 각각의 반도체 디바이스(101)에 전원을 인가하는 릴레이(110)를 포함하는 소켓 보드(100);
상기 소켓 보드(100)에 탑재된 반도체 디바이스(101)의 DC 테스트를 수행하기 위한 테스트 헤더 측 FPGA 칩(200); 및
상기 소켓 보드(100)와 상기 FPGA 칩(200) 사이에 구비되어, 상기 테스트 헤더 측 FPGA 칩(200)으로부터 출력되는 DC 테스트 신호를 수신하여 상기 소켓 보드(100)에 탑재된 반도체 디바이스(101)로 출력하는 연결회로부(300)를 포함하되,
상기 연결회로부(300)는,
모든 네트(Net)들의 길이(TL1+TL2)를 200㎜로 매칭(Matching)하는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.
제1항에 있어서, 상기 연결회로부(300)는,
제1 내지 제4 커넥터(301, 302, 303, 304)가 구비되며, 상기 제1 커넥터(301)와 제2 커넥터(302) 사이에 제1 트레이스 길이(310)(TL1)가 연결 배치되고, 상기 제3 커넥터(303)와 제4 커넥터(304) 사이에 제2 트레이스 길이(320)(TL2)가 연결 배치되며, 상기 제2 커넥터(302)와 제3 커넥터(303) 사이에 제1 릴레이(330)가 연결 접속되고, 상기 제3 커넥터(303)에 제2 릴레이(340)가 연결 접속되는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.
제2항에 있어서, 상기 제1 및 제2 트레이스 길이(310, 320)(TL1, TL2)는,
총 200㎜의 길이로 매칭하되, 상기 제1 및 제2 릴레이(330, 340)의 배치되는 위치에 따라 네트(Net)별로 제1 트레이스 길이(310)(TL1)와 제2 트레이스 길이(320)(TL2)의 길이가 상이하게 설정되는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.
제2항 또는 제3항에 있어서,
상기 FPGA 칩(200)의 다이 커패시턴스는 3㎊ ~ 4㎊으로 구성하고,
상기 제1 및 제2 릴레이(330, 340)는 0.7㎊으로 구성되는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.
제4항에 있어서, 상기 소켓 보드(100)는,
제5 내지 제7 커넥터(105, 106, 107)를 구비하며, 상기 제5 커넥터(105)와 제6 커넥터(106) 사이는 길이 25㎜의 60 옴으로 제1 임피던스(108)가 고정되고, 상기 제6 커넥터(106)와 제7 커넥터(107) 사이는 길이 10㎜의 60 옴으로 제2 임피던스(109)가 고정되며, 상기 제6 커넥터(106)에는 1.5K옴의 저항(120)이 연결되고, 저항(120)의 타단으로 16㎜의 케이블(130)이 연결되며, 케이블(130)의 타단으로 기준전압(VTT)을 받아 스위칭하는 300㎊(Con)과 0.4 옴(Ron)을 갖는 릴레이(110)가 연결 접속되는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.
제4항에 있어서, 상기 연결회로부(300)는,
하이픽스(HIFIX) 보드에 구현되는 것을 특징으로 하는, 신호 무결성 개선을 위해 트레이스 길이를 조절한 신호 토폴로지 회로.