JP5605064B2 - 判定帰還等化回路、受信回路、及び判定帰還等化処理方法 - Google Patents

判定帰還等化回路、受信回路、及び判定帰還等化処理方法 Download PDF

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Description

本願開示は、一般に等化回路、受信回路、及び等化処理方法に関し、詳しくは判定帰還等化回路、受信回路、及び判定帰還等化処理方法に関する。
通信基幹向け装置やサーバ等の情報処理機器の性能向上のためには、装置内外での信号送受信のデータレートを高速化することが望まれる。しかしながら、データレートの高速化に伴い、伝送線路における信号損失が増大し、受信信号波形が劣化してしまう。受信回路では、劣化したデータを補償して適切なタイミングで判定し、データとクロックとを復元する。
受信回路では、劣化した信号を等化回路により補償することにより、受信感度の劣化を防いでいる。等化回路としては、出力データの値が−1又は+1の何れであるのかを判定し、その結果をフィードバックする構成である判定帰還等化回路(DFE: Decision Feedback Equalizer)が広く用いられている。判定帰還等化回路においては、−1又は+1の判定結果のみを帰還しているので、入力データ信号におけるノイズ成分が増幅されない。
Nタップの判定帰還等化回路では、現在のサンプルの入力データをx、入力データxの判定結果をd、iサンプル前の判定結果をdn−iとすると、以下の計算を回路により実行して値yを求める。
=c−cn−1−cn−2−・・・−cn−N
ここで、c乃至cは等化計算の係数である。この計算により求めた値yが所定の閾値以上であるか否かに応じて−1又は+1の何れかの値を判定値として出力することにより、入力データxの判定結果dを求める。
上記のようなNタップの判定帰還等化回路では、1サンプル前の判定結果を含む過去の判定結果dn−1乃至dn−Nから等化計算を行い更に現在の入力データを判定する処理を、1サイクル以内に行なうことになる。判定帰還等化回路では、この判定結果のフィードバックパスがクリティカルパスとなり、高速化が困難であるという問題がある。
そこで投機的な処理を行なうSpeculative−DFEが提案されている(例えば特許文献1)。例えば1タップ構成のSpeculative−DFEでは、1サンプル前の判定データが−1であった場合と+1であった場合の2つの場合について、事前に等化計算を行なう。即ち、現在の入力データxに対して、y=c−cn−1の計算を、dn−1が−1の場合のyと+1の場合のyとの2つの場合について計算しておく。この計算は、1サンプル前の判定データdn−1が確定する前に実行することができる。その後、1サンプル前の判定データdn−1が確定した時点で、dn−1が−1の場合のyと+1の場合のyとの何れか一方を、dn−1の確定値に応じて選択する。このような投機的な処理により、動作速度を向上することができる。
一般にデジタル回路では、データ伝送速度の高速化に対して回路の動作速度が同等に増加しない場合、並列数を増やすことにより、回路の動作速度を増加させなくとも高データレートでの信号処理が可能となる。同様に、入力データを逆多重化したL個の並列データの各々に対してSpeculative−DFEを用いることにより、更に高データレートでの信号処理を実現することが考えられる。しかしながら、入力データを逆多重化したL個の並列データは時間方向に因果関係があるので、Speculative−DFEを適用した場合、過去の判定結果を基に現在の判定結果を選択するためのセレクタを、L個の並列処理間でL段に縦続接続することになる。その結果、並列数と等しい数のL回のセレクタ動作を1サイクル内に実行する必要がある。並列化の数を増加すればその分セレクタの縦続接続の段数が増加するので、1サイクル内に処理可能なセレクタ動作の回数分しか、並列化できないことになる。
また一般にデジタル回路では、信号処理の途中にフリップフロップ回路などの同期回路を挿入して複数サイクルに処理を分割(パイプラインレジスタによる分割)することにより、回路の動作速度を増加させなくとも高データレートでの信号処理が可能となる。しかしながら、上記の並列処理の構成では、L回のセレクタ動作により最終的に決定された判定結果を、次のサイクルの入力としてフィードバックする必要がある。従って、L段のセレクタの段と段との間にフリップフリップ回路を挿入し、複数サイクルに処理を分割することは不可能である。
特開2007−274022号公報 特開平8−116297号公報
以上を鑑みると、入力データを逆多重化したL個の並列データに対して高速処理可能な判定帰還等化回路、受信回路、及び判定帰還等化処理方法が望まれる。
判定帰還等化回路は、1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路を含む。
受信回路は、サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、前記逆多重化回路が出力する時間軸上に並ぶL個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路とを含み、前記判定帰還等化回路は、1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、前記L個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路を含む。
判定帰還等化処理方法は、1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める計算を、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して並列に実行し、前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成し、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する各段階を含む。
少なくとも1つの実施例によれば、着目サンプルに対する複数個の等化処理計算値を1つ前のサンプルに対する計算値に応じて選択し並べることにより複数個の論理値を生成し、これらの論理値のうちの1つを2サンプル以上過去のデータ判定値に応じて選択する。これにより、着目サンプルの入力データに対するデータ判定値を、直前のデータ判定値を用いずに決定することができる。従って、入力データを逆多重化したL個の並列データに対して高速処理が可能となる。
L個のサンプルの入力データに対して並列に等化処理を実行する並列型の判定帰還等化回路の一例を示す図である。 等化計算回路の一例を示す図である。 図1に示す判定帰還等化回路において1タップ構成とした場合の回路の一例を示す図である。 図3に示す判定帰還等化回路の1行目及び2行目の論理演算及び選択動作部分を抽出して示す図である。 図4に示す判定帰還等化回路の1行目及び2行目におけるデータ判定値の計算を示す論理値表である。 論理回路の入出力関係を示す真理値表である。 論理回路の一例を示す図である。 図3に示す判定帰還等化回路の2行目及び3行目の論理演算及び選択動作部分を抽出して示す図である。 図8に示す判定帰還等化回路の2行目及び3行目におけるデータ判定値の計算を示す論理値表である。 論理回路の入出力関係を示す真理値表である。 論理回路の一例を示す図である。 図1に示す判定帰還等化回路において2タップ構成とした場合の1行目及び2行目の論理演算及び選択動作部分を抽出して示す図である。 図12に示す判定帰還等化回路の1行目及び2行目におけるデータ判定値の計算を示す論理値表である。 論理回路の入出力関係を示す真理値表である。 論理回路の一例を示す図である。 論理回路の出力を求める手順を示すフローチャートである。 比較例としての並列型の判定帰還等化回路の一例を1タップの場合について示す図である。 図17の判定帰還等化回路の選択動作を示すタイミング図である。 図1に示す並列型の判定帰還等化回路の一実施形態を1タップの場合について示す図である。 図19の判定帰還等化回路の選択動作を示すタイミング図である。 図1に示す並列型の判定帰還等化回路の別の実施形態を1タップの場合について示す図である。 図21の判定帰還等化回路の選択動作を示すタイミング図である。 図1に示す並列型の判定帰還等化回路の更に別の実施形態を1タップの場合について示す図である。 図23の判定帰還等化回路の選択動作を示すタイミング図である。 縦続接続される複数の論理回路の途中にフリップフロップを挿入して複数サイクルに処理を分割した回路を示す図である。 並列型の判定帰還等化回路の更に別の実施形態を示す図である。 2並列でN=2の判定帰還等化回路を示す図である。 受信回路の一例を示す図である。 受信回路の別の一例を示す図である。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図1は、L個のサンプルの入力データに対して並列に等化処理を実行する並列型の判定帰還等化回路の一例を示す図である。判定帰還等化回路は、等化計算回路10−1乃至10−L、データ判定回路11−1乃至11−L、論理回路12−2乃至12−L、データ保持回路(FF)13−1乃至13−L、選択回路(SEL)14−1乃至14−L、及びデータ保持回路(FF)15を含む。L個のサンプルの入力データx(n−L+1)、x(n−L+2)、・・・、x(n−1)、x(n)は、時間軸上に並ぶL個のサンプル値であり、例えば受信回路において受信データをサンプリングして更に逆多重化したデータである。図1に示す判定帰還等化回路が等化処理を並列に実行することにより、L個のサンプルの入力データに対するL個のデータ判定値d(n−L+1)、d(n−L+2)、・・・、d(n−1)、d(n)が生成される。
等化計算回路10−1乃至10−Lは、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して等化計算を並列に実行する。この等化計算は、1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、上記1つの着目サンプルの入力データに対する等化計算を実行し、投機的にM個の計算値を求める。図1にはmタップ構成の例が示されており、過去のm個のサンプルの入力データに対するデータ判定値が取り得る2個の組み合わせのそれぞれについて、等化計算が実行される。等化計算の結果、等化計算回路10−1乃至10−Lの各々が2個の計算値(等化計算結果)を生成する。即ち、図1の例ではM=2となる。なお判定値がバイナリの場合には、過去のm個のサンプルの入力データに対するデータ判定値が取り得る組み合わせの数は2個であるが、判定値が仮に3値である場合には組み合わせの数は3個となる。
データ判定回路11−1乃至11−Lはそれぞれ、各等化計算回路が生成したM個(=2個)の計算値に対するデータ判定値を求める。具体的には、各計算値が所定の閾値以上であるか否かに応じて−1又は+1の何れかの値を判定値として出力することにより、各サンプルに対する閾値判定後の2個の計算値を求める。閾値判定後の2個の計算値のうちの1つを、図1に示す論理回路12−2乃至12−L、データ保持回路13−1乃至13−L、及び選択回路14−1乃至14−L等により選択することにより、データ判定値を求めることになる。
図1において、適当に纏まった1つの機能に対して1つの回路を示してあるが、各回路の機能的な境界は物理的な回路の境界を示すものではない。例えば、各等化計算回路と各データ判定回路とを纏めて1つの等化計算回路として実装し、この1つの等化計算回路により等化計算を行なうと共にその結果をデータ判定して2個の計算値を生成してもよい。また等化計算機能とデータ判定機能とを1つの等化計算機能と考えて、この1つの等化計算機能により等化計算を行なうと共にその結果をデータ判定して2個の計算値を生成する、と考えてもよい。論理回路12−2乃至12−L、データ保持回路13−1乃至13−L、及び選択回路14−1乃至14−L等についても同様であり、各回路の機能的な境界は任意に選択可能であり、また各回路の機能的な境界が物理的な回路の境界を示すものではない。
論理回路12−2乃至12−Lは、互いに同一の論理構成を有する回路であってよい。論理回路12−2は、1つのサンプルx(n−L+2)に対するM個(=2個)の計算値のうちの幾つかの計算値を、上記1つのサンプルの1つ前のサンプルx(n−L+1)に対する2個の計算値に応じて選択し並べることにより、2個の論理値を生成する。この論理回路12−2乃至12−Lの構成及び論理演算については後述する。
選択回路14−1乃至14−Lは、サンプルx(n−L+1)より過去の1つ又は複数個(この例ではm個)のサンプルの入力データに対するデータ判定値d([n−L:n−L−m−1])に応じて、入力される2個の論理値のうちの1つを選択する。この選択された論理値が、対応するサンプルの入力データに対するデータ判定値d(n−L+1)、d(n−L+2)、・・・、d(n−1)、d(n)として出力される。ここで“d([n−L:n−L−m−1])”の表記は、添字がn−L−m−1からn−Lまでのm個のデータ判定値を示す。なお選択回路14−1の場合、入力される2個の論理値は、データ判定回路11−1が出力する2個の計算値である。即ち、選択回路14−1は、サンプルx(n−L+1)より過去のm個のサンプルの入力データに対するデータ判定値d([n−L:n−L−m−1])に応じて、サンプルx(n−L+1)に対する2個の計算値のうちの1つを選択する。それ以外の選択回路14−2乃至14−Lの場合、入力される2個の論理値は、それぞれ論理回路12−2乃至12−Lが出力する2個の論理値である。
データ保持回路15は、複数m個のフリップフロップを含んでよく、サンプルx(n−L+1)より過去の1つ又は複数個(この例ではm個)のサンプルの入力データに対するデータ判定値を保持する。データ保持回路15は、クロック信号clkのパルスエッジに同期してデータをラッチし、次のパルスエッジが到来するまでラッチしたデータを保持してよい。具体的には、あるクロックサイクルで計算されたデータ判定値d(n−L+1)、d(n−L+2)、・・・、d(n−1)、d(n)のうちのm個のデータ判定値d([n−L:n−L−m−1])を、次のクロックサイクルの開始時にデータ保持回路15にラッチしてよい。このデータ保持回路15が保持するデータ判定値d([n−L:n−L−m−1])が、次のクロックサイクルにおいて、選択回路14−1乃至14−Lによる選択動作の制御に用いられる。
データ保持回路13−1は、データ判定回路11−1と選択回路14−1との間に設けられ、クロック信号clkに同期して2個の計算値を保持する。またデータ保持回路13−2乃至13−Lはそれぞれ、論理回路12−2乃至12−Lと選択回路14−2乃至14−Lとの間に設けられ、クロック信号clkに同期して2個の論理値を保持する。データ保持回路13−1乃至13−Lを設けることにより、選択回路14−1乃至14−Lによる選択動作を実行するクロックサイクルを、その前段の等化計算、データ判定計算、及び論理演算を実行するクロックサイクルから分離する。これにより、選択回路14−1乃至14−Lによる選択動作を、略1クロックサイクルかけて実行することが許されることになる。
サンプルx(n−L+2)に着目した場合、Speculative−DFEの原理に従えば、データ判定回路11−2が出力する閾値判定後の2個の計算値の1つを、このサンプル以前のデータ判定値d([n−L+1:n−L−m])に応じて選択すればよい。しかしながら、この着目サンプルの1つ前のサンプルx(n−L+1)のデータ判定値d(n−L+1)を上記選択動作に使用しようとすると、選択回路14−1の出力を選択回路14−2に選択制御信号として印加することになる。その結果、選択回路14−1及び14−2が縦続接続された2段構成となってしまう。前述のように、選択回路が縦続接続されて複数段の構成になると、L個のサンプルの入力データx(n−L+1)、x(n−L+2)、・・・、x(n−1)、x(n)に対する並列処理を、並列数に応じた速度で実行できなくなってしまう。
しかしながら、着目サンプルの1つ前のサンプルx(n−L+1)に対するデータ判定値を求めるために必要な情報は、データ保持回路15が保持するデータ判定値d([n−L:n−L−m−1])及び着目サンプルの入力データx(n−L+1)のみである。即ち、着目サンプルの1つ前のサンプルx(n−L+1)のデータ判定値d(n−L+1)が含む情報は、データ判定値d([n−L:n−L−m−1])及び入力データx(n−L+1)の情報以上のものはない。前述のように、着目サンプルx(n−L+2)の閾値判定後の2個の計算値の1つを選択するためには、データ判定値d([n−L+1:n−L−m])が必要である。このデータ判定値d([n−L+1:n−L−m])の含む情報は、d(n−L+1)とd([n−L:n−L−m])の情報であり、そのうちのd(n−L+1)の含む情報はd([n−L:n−L−m−1])及び入力データx(n−L+1)の情報から求められる。従って、データ判定値d([n−L+1:n−L−m])の含む情報は、d([n−L:n−L−m−1])及び入力データx(n−L+1)の情報以上ではない。
従って、着目サンプルx(n−L+2)の閾値判定後の2個の計算値の1つを選択するためには、d([n−L:n−L−m−1])及び入力データx(n−L+1)の情報があればよいことになる。図1においては論理回路12−2が、入力データx(n−L+1)の情報に基づいて、着目サンプルx(n−L+2)の閾値判定後の2個の計算値の幾つかを取捨選択し且つ並べ替え、2個の論理値を求める。更に、選択回路14−2が、d([n−L:n−L−m−1])の情報に基づいて、2個の論理値から1つを選択してデータ判定値として出力する。
他のサンプル点についても同様であり、例えば、着目サンプルx(n)の閾値判定後の2個の計算値の1つを選択するためには、d([n−L:n−L−m−1])及び入力データx(n−L+1)乃至x(n−1)の情報があればよいことになる。論理回路12−Lが、入力データx(n−L+1)乃至x(n−1)の情報に基づいて、着目サンプルx(n)の閾値判定後の2個の計算値の幾つかを取捨選択し且つ並べ替え、2個の論理値を求める。更に、選択回路14−Lが、d([n−L:n−L−m−1])の情報に基づいて、2個の論理値から1つを選択してデータ判定値として出力する。
図2は、等化計算回路の一例を示す図である。図1に示す等化計算回路10−1乃至10−Lの各々が図2に示す回路構成を有してよい。図2の等化計算回路は、積算器21及び加算器22−1乃至22−Mを含む。ここでMは、過去のm個のサンプルの入力データに対するデータ判定値が取り得る組み合わせの個数2である。
前述のように、mタップの判定帰還等化回路では、現在のサンプルの入力データをx、入力データxの判定結果をd、iサンプル前の判定結果をdn−iとすると、以下の計算を回路により実行して値yを求める。
=c−cn−1−cn−2−・・・−cn−m (1)
過去のm個のサンプルの入力データに対するデータ判定値が取り得る2個の組み合わせのそれぞれについて、上記のyを計算することになる。積算器21は、入力データxをc倍することにより、上記式(1)の第1の項(c)を計算する。例えば加算器22−1は、c+c+・・・+cをcに加算することにより、上記式(1)においてdn−1乃至dn−mが全て−1の場合のyを計算する。
図3は、図1に示す判定帰還等化回路において1タップ構成とした場合の回路の一例を示す図である。図3に示す判定帰還等化回路は、データ判定回路31−1乃至31−L、論理回路32−2乃至32−L、データ保持回路(FF)33−1乃至33−L、選択回路(SEL)34−1乃至34−L、及びデータ保持回路(FF)35を含む。図1に示す等化計算回路10−1乃至10−Lに対応する部分は図示を省略してある。論理回路32−2乃至32−L、データ保持回路33−1乃至33−L、選択回路34−1乃至34−L、及びデータ保持回路35は、図1に示す論理回路、データ保持回路、選択回路、及びデータ保持回路と同様に動作する。但し、図1のm個のデータ判定値d([n−L+1:n−L−m])、2個の計算値、及び2個の論理値の代りに、図3では1個のデータ判定値d(n−L)、2個の計算値、及び2個の論理値となっている。例えばサンプルx(n−L+1)に対する閾値判定前の2個の計算値は、cx(n−L+1)+cとcx(n−L+1)−cとなる。
図4は、図3に示す判定帰還等化回路の1行目及び2行目の論理演算及び選択動作部分を抽出して示す図である。図4では、図3に示すデータ判定値d(n−L)、d(n−L+1)、d(n−L+2)を、それぞれ簡略化してd−1、d、dとして示してある。即ち、判定帰還等化回路の1行目のデータ判定値がdであり、2行目のデータ判定値がdである。また図4では、図3のデータ判定回路31−1が出力する閾値処理後の2つの計算値をa及びbとして示し、データ判定回路31−2が出力する閾値処理後の2つの計算値をa及びbとして示してある。即ち、判定帰還等化回路の1行目における閾値処理後の2つの計算値がa及びbであり、判定帰還等化回路の2行目における閾値処理後の2つの計算値がa及びbである。また論理回路32−2の出力である2つの論理値をa’及びb’とする。
図5は、図4に示す判定帰還等化回路の1行目及び2行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−1及び+1を、便宜上0及び1として示してある。以下に、図5を用いて、図4に示す判定帰還等化回路の1行目及び2行目の動作について説明する。なお以下の説明において、図4に示す選択回路34−1及び34−2は、d−1=0であれば上側の入力を選択し、d−1=1であれば下側の入力を選択するとする。
図5の真理値表の第1列目及び第2列目には、判定帰還等化回路の1行目における閾値処理後の2つの計算値a及びbの値の組み合わせが示してある。また第3列目には、判定帰還等化回路の1行目のデータ判定値dが示してある。a及びbが双方共に0であるとき、d−1の値に関わらずデータ判定値dは0となる。同様に、a及びbが双方共に1であるとき、d−1の値に関わらずデータ判定値dは1となる。またa=0及びb=1である場合、d−1=0であればa=0が選択されてデータ判定値dは0となり、d−1=1であればb=1が選択されてデータ判定値dは1となる。従って、この場合のデータ判定値dは、1サンプル前のデータ判定値d−1に等しい。a=1及びb=0である場合、d−1=0であればa=1が選択されてデータ判定値dは1となり、d−1=1であればb=0が選択されてデータ判定値dは0となる。従って、この場合のデータ判定値dは、1サンプル前のデータ判定値d−1の反転値に等しい。従って、判定帰還等化回路の1行目のデータ判定値dは、真理値表の第3列目に示すような値となる。
図5の真理値表の第4列目を飛ばし、第5列目にはデータ判定値d−1が0の場合のデータ判定値dの値が示されている。データ判定値d−1が0の場合に選択回路34−2が選択するのはa’であるので、論理回路32−2の出力a’がこの第5列目の値となるべきである。また第6列目にはデータ判定値d−1が1の場合のデータ判定値dの値が示されている。データ判定値d−1が1の場合に選択回路34−2が選択するのはb’であるので、論理回路32−2の出力b’がこの第6列目の値となるべきである。
=0及びb=0である場合(真理値表の1行目)にdは0である。1つ前のサンプル(判定帰還等化回路の1行目)のデータ判定値dが0であるので、Speculative−DFEの原理に従えば、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値aが選択されるべきである。同様に、a=1及びb=1である場合(真理値表の4行目)にdは1である。1つ前のサンプル(判定帰還等化回路の1行目)のデータ判定値dが1であるので、Speculative−DFEの原理に従えば、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値bが選択されるべきである。またa=0及びb=1である場合(真理値表の2行目)にdはd−1に等しい。1つ前のサンプル(判定帰還等化回路の1行目)のデータ判定値がd−1に等しいので、Speculative−DFEの原理に従えば、判定帰還等化回路の2行目におけるデータ判定値dとしては、d−1=0ならa、d−1=1ならbが選択されるべきである。またa=1及びb=0である場合(真理値表の3行目)にdはd−1の反転値に等しい。1つ前のサンプル(判定帰還等化回路の1行目)のデータ判定値がd−1の反転値に等しいので、判定帰還等化回路の2行目におけるデータ判定値dとしては、d−1=0ならb、d−1=1ならaが選択されるべきである。従って、判定帰還等化回路の2行目のデータ判定値dは、真理値表の第5列目及び第6列目に示すような値となる。
前述のように、論理回路32−2の出力a’が真理値表の第5列目の値となるべきであり、論理回路32−2の出力b’が真理値表の第6列目の値となるべきである。従って、論理回路32−2の入出力関係は、図6に示すような真理値表を満たすことになる。ここで、図6の真理値表の第1列及び第2列が、判定帰還等化回路の第1行目から論理回路32−2へ入力されるa及びbの値の組み合わせを示す。図6の真理値表の第3列及び第4列が、論理回路32−2の出力である2つの論理値a’及びb’を示す。この出力は、判定帰還等化回路の第2行目から論理回路32−2へ入力される閾値処理後の2つの計算値a及びbの幾つかを適宜選択して並べたものとなっている。例えば、真理値表の第1行目の場合には、2つの計算値a及びbのうちのaを選択して、2つ並べたものとなっている。また例えば、真理値表の第3行目の場合には、2つの計算値a及びbのうちからa及びbを選択して、逆順にして並べたものとなっている。
図7は、論理回路32−2の一例を示す図である。図7に示す論理回路32−2は、選択回路41及び42を含む。選択回路41は、aに応じてa及びbのうちの一方を選択し、a’として出力する。選択回路42は、bに応じてa及びbのうちの一方を選択し、b’として出力する。この回路により、図6に示す真理値表の論理動作を実現することができる。
図8は、図3に示す判定帰還等化回路の2行目及び3行目の論理演算及び選択動作部分を抽出して示す図である。なお図3では図示の都合上、3行目は明示的には示されていない。図8では、図3の判定帰還等化回路のデータ判定値d(n−L)、d(n−L+2)、d(n−L+3)を、それぞれ簡略化してd−1、d、dとして示してある。即ち、判定帰還等化回路の2行目のデータ判定値がdであり、3行目のデータ判定値がdである。また図8では、判定帰還等化回路の2行目における閾値処理後の2つの計算値がa及びbであり、判定帰還等化回路の3行目における閾値処理後の2つの計算値がa及びbである。また論理回路32−2の出力である2つの論理値をa’及びb’とし、論理回路32−3の出力である2つの論理値をa’及びb’とする。
図9は、図8に示す判定帰還等化回路の2行目及び3行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−1及び+1を、便宜上0及び1として示してある。以下に、図9を用いて、図8に示す判定帰還等化回路の2行目及び3行目の動作について説明する。なお以下の説明において、図8に示す選択回路34−2及び34−3は、d−1=0であれば上側の入力を選択し、d−1=1であれば下側の入力を選択するとする。
図9の真理値表の第1列目及び第2列目には、判定帰還等化回路の2行目における論理回路32−2が出力する2つの論理値a’及びb’の値の組み合わせが示してある。また第3列目には、判定帰還等化回路の2行目のデータ判定値dが示してある。図5の場合と同様の考察から、判定帰還等化回路の2行目のデータ判定値dは、真理値表の第3列目に示すような値となる。
図9の真理値表の第4列目を飛ばし、第5列目にはデータ判定値d−1が0の場合のデータ判定値dの値が示されている。データ判定値d−1が0の場合に選択回路34−3が選択するのはa’であるので、論理回路32−3の出力a’がこの第5列目の値となるべきである。また第6列目にはデータ判定値d−1が1の場合のデータ判定値dの値が示されている。データ判定値d−1が1の場合に選択回路34−3が選択するのはb’であるので、論理回路32−3の出力b’がこの第6列目の値となるべきである。
図5の場合と同様の考察により、判定帰還等化回路の3行目のデータ判定値dは、図9の真理値表の第5列目及び第6列目に示すような値となる。上述のように、論理回路32−3の出力a’が真理値表の第5列目の値となるべきであり、論理回路32−3の出力b’が真理値表の第6列目の値となるべきである。従って、論理回路32−3の入出力関係は、図10に示すような真理値表を満たすことになる。ここで、図10の真理値表の第1列及び第2列が、判定帰還等化回路の第2行目から論理回路32−3へ入力されるa’及びb’の値の組み合わせを示す。図10の真理値表の第3列及び第4列が、論理回路32−3の出力である2つの論理値a’及びb’を示す。この出力は、判定帰還等化回路の第3行目から論理回路32−3へ入力される閾値処理後の2つの計算値a及びbの幾つかを適宜選択して並べたものとなっている。例えば、真理値表の第1行目の場合には、2つの計算値a及びbのうちのaを選択して、2つ並べたものとなっている。また例えば、真理値表の第3行目の場合には、2つの計算値a及びbのうちからa及びbを選択して、逆順にして並べたものとなっている。
図11は、論理回路32−3の一例を示す図である。図11に示す論理回路32−3は、選択回路45及び46を含む。選択回路45は、a’に応じてa及びbのうちの一方を選択し、a’として出力する。選択回路46は、b’に応じてa及びbのうちの一方を選択し、b’として出力する。この回路により、図10に示す真理値表の論理動作を実現することができる。この図11の論理回路32−3は、3行目のサンプルに対する2個の計算値a及びbのうちの幾つかの計算値を、論理回路32−2が生成する2個の論理値a’及びb’に応じて選択し並べることにより、2個の論理値a’及びb’を生成する。また図8に示す選択回路34−3は、過去のサンプルの入力データに対するデータ判定値d−1に応じて、論理回路32−3が生成した2個の論理値a’及びb’のうちの1つを選択し、入力データに対するデータ判定値dとして出力する。なお以上の説明から分かるように、判定帰還等化回路の2行目の論理回路と3行目の論理回路とは、同一の論理構成でよく、図7及び図11に示すように同一の回路構成でよい。3行目以降の論理回路についても同様であり、判定帰還等化回路の2行目の論理回路と同一の論理構成でよく、同一の回路構成でよい。
図12は、図1に示す判定帰還等化回路において2タップ構成とした場合の1行目及び2行目の論理演算及び選択動作部分を抽出して示す図である。図12では、データ判定値d(n−L−1)、d(n−L)、d(n−L+1)、d(n−L+2)を、それぞれ簡略化してd−2、d−1、d、dとして示してある。即ち、判定帰還等化回路の1行目のデータ判定値がdであり、2行目のデータ判定値がdである。また図12では、図1において2タップの場合のデータ判定回路11−1が出力する閾値処理後の4つの計算値をa、b0、、fとして示し、2タップの場合のデータ判定回路11−2が出力する閾値処理後の4つの計算値をa、b1、、fとして示してある。即ち、判定帰還等化回路の1行目における閾値処理後の4つの計算値がa、b0、、fであり、判定帰還等化回路の2行目における閾値処理後の4つの計算値がa、b1、、fである。また2タップの場合の論理回路12−2の出力である4つの論理値をa’、b’、f’とする。
図13は、図12に示す判定帰還等化回路の1行目及び2行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−1及び+1を、便宜上0及び1として示してある。以下に、図13を用いて、図12に示す判定帰還等化回路の1行目及び2行目の動作について説明する。なお以下の説明において、図12に示す選択回路14−1及び14−2は、d−1=d−2=0であればa、d−1=1でd−2=0であればb、d−1=0でd−2=1であればe、d−1=d−2=1であればfを選択する(xは0又は1)。
図13の真理値表の第1列目乃至第4列目には、判定帰還等化回路の1行目における閾値処理後の4つの計算値a、b0、、fの値の組み合わせが示してある。また第5列目には、判定帰還等化回路の1行目のデータ判定値dが示してある。a、b0、、fが全て0であるとき、d−1及びd−2の値に関わらずデータ判定値dは0となる。同様に、a、b0、、fが全て1であるとき、d−1及びd−2の値に関わらずデータ判定値dは1となる。また例えばa、b0、、fが0、1、0、0である場合、d−1=d−2=0であればa=0、d−1=1でd−2=0であればb=1、d−1=0でd−2=1であればe=0、d−1=d−2=1であればf=0を選択する。従って、この場合のデータ判定値dは、d−1とd−2の反転値とのANDで表現できる。同様にして考察していくことにより、判定帰還等化回路の1行目のデータ判定値dとして、真理値表の第5列目に示すような値(論理式)が求められる。
図13の真理値表の第6列目を飛ばし、第7及び8列目にはデータ判定値d−1=d−2=0の場合のデータ判定値d及びdの値が示されている。データ判定値d−1=d−2=0の場合に選択回路14−2が選択するのはa’であるので、論理回路12−2の出力a’がこの第8列目の値となるべきである。また第9及び10列目にはデータ判定値d−1=1且つd−2=0の場合のデータ判定値d及びdの値が示されている。データ判定値d−1=1且つd−2=0の場合に選択回路14−2が選択するのはb’であるので、論理回路12−2の出力b’がこの第10列目の値となるべきである。また第11及び12列目にはデータ判定値d−1=0且つd−2=1の場合のデータ判定値d及びdの値が示されている。データ判定値d−1=0且つd−2=1の場合に選択回路14−2が選択するのはe’であるので、論理回路12−2の出力e’がこの第12列目の値となるべきである。最後に、第13及び14列目にはデータ判定値d−1=d−2=1の場合のデータ判定値d及びdの値が示されている。データ判定値d−1=d−2=1の場合に選択回路14−2が選択するのはf’であるので、論理回路12−2の出力f’がこの第14列目の値となるべきである。
まず例えばa、b0、、fが全て0である場合(真理値表の1行目)について考える。この場合、dは常に0である。8列目(a’に相当)においては、d=0でd−1=0であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値aが選択されるべきである。12列目(e’に相当)においても同様である。また10列目(b’に相当)においては、d=0でd−1=1であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値eが選択されるべきである。14列目(e’に相当)においても同様である。a、b0、、fが全て1である場合(真理値表の16行目)についても同様に考えることができる。
また例えばa、b0、、fが0、1、0、0である場合(真理値表の5行目)について考える。この場合、8列目(a’に相当)ではdは0である。従って8列目においてd=0でd−1=0であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値aが選択されるべきである。また10列目(b’に相当)ではdは1である。従って10列目においてd=1でd−1=1であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値fが選択されるべきである。また12列目(e’に相当)ではdは0である。従って12列目においてd=0でd−1=0であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値aが選択されるべきである。更に、14列目(f’に相当)ではdは0である。従って14列目においてd=0でd−1=1であるから、判定帰還等化回路の2行目におけるデータ判定値dとしては、閾値処理後の計算値eが選択されるべきである。
同様にして考察していくことにより、判定帰還等化回路の2行目のデータ判定値dとして、真理値表の第8、10、12、14列目に示すような値が求められる。前述のように、論理回路12−2の出力a’、b’、c’、d’が真理値表の第8、10、12、14列目の値となるべきである。従って、論理回路12−2の入出力関係は、図14に示すような真理値表を満たすことになる。ここで、図14の真理値表の第1列乃至第4列が、判定帰還等化回路の第1行目から論理回路12−2へ入力されるa、b0、、fの値の組み合わせを示す。図14の真理値表の第5列乃至第8列が、論理回路12−2の出力である4つの論理値a’、b’、c’、d’を示す。この出力は、判定帰還等化回路の第2行目から論理回路12−2へ入力される閾値処理後の4つの計算値a、b1、、fの幾つかを適宜選択して並べたものとなっている。
図15は、論理回路12−2の一例を示す図である。図15に示す論理回路12−2は、選択回路51乃至54を含む。選択回路51は、aに応じてa及びbのうちの一方を選択し、a’として出力する。選択回路52は、eに応じてa及びbのうちの一方を選択し、e’として出力する。選択回路53は、bに応じてe及びfのうちの一方を選択し、b’として出力する。選択回路54は、fに応じてe及びfのうちの一方を選択し、f’として出力する。
なお同様の考察を、判定帰還等化回路の第3行目に対して行なうことにより、図8乃至図11を用いて説明したように、判定帰還等化回路の第3行目における論理回路が判定帰還等化回路の第2行目における論理回路と同様にして求められる。即ち、判定帰還等化回路の2行目の論理回路と3行目の論理回路とは、同一の論理構成でよく、同一の回路構成でよい。3行目以降の論理回路についても同様であり、判定帰還等化回路の2行目の論理回路と同一の論理構成でよく、同一の回路構成でよい。
図16は、論理回路の出力を求める手順を示すフローチャートである。まずステップS1で、着目サンプルの1つ前のサンプルの入力データa、b、・・・と、当該1つ前のサンプルより過去の判定データdn−1、dn−2、・・・とから、当該1つ前のサンプルの判定データdを求める。即ち、a、b、・・・の各組み合わせに対するdを求める。次にステップS2で、当該1つ前のサンプルの判定データdとそれ以前の判定データdn−1、dn−2、・・・とから、着目サンプルの判定データdn+1として選択される着目サンプルの入力データan+1、bn+1、・・・を求める。即ち、a、b、・・・の各組み合わせに対して、dn−1、dn−2、・・・の組み合わせに対する選択入力データan+1、bn+1、・・・が求められる。
更にステップS3で、ステップS2において求められた選択入力データan+1、bn+1、・・・と過去の判定データdn−1、dn−2、・・・との関係に基づいて、論理回路の出力an+1’、bn+1’、・・・を求める。ここではまず、a、b、・・・の各組み合わせに対して、dn−1、dn−2、・・・の組み合わせに対する選択入力データan+1、bn+1、・・・が求められており、dn−1、dn−2、・・・の組み合わせは論理回路の出力an+1’、bn+1’、・・・に対応している。従って、a、b、・・・の各組み合わせに対して、論理回路の出力an+1’、bn+1’、・・・であるべき選択入力データan+1、bn+1、・・・が分かることになる。この関係から、a、b、・・・の各組み合わせを論理回路の入力として、論理回路の出力an+1’、bn+1’、・・・が求められる。
以下に更に一般の場合について説明する。まず過去の判定データをd[−1:−m]=d−1,d−2,d−3,・・・,d−mとする。現在のサンプル(例えば判定帰還等化回路の1行目)について、閾値判定後の2個の計算値をa0xxxx・・・x(xは0又は1)とする。この現在のサンプルについて、判定データd[0]として選択される計算値を、過去の判定データの各組み合わせに対して以下のように表記する。
d[−1:−m]=0,0,0,0,・・・,0 → 選択計算値a0000・・・0
d[−1:−m]=1,0,0,0,・・・,0 → 選択計算値a0100・・・0
d[−1:−m]=0,1,0,0,・・・,0 → 選択計算値a0010・・・0
d[−1:−m]=1,1,0,0,・・・,0 → 選択計算値a0110・・・0
・・・
d[−1:−m]=1,1,1,1,・・・,1 → 選択計算値a0111・・・1
ここでaの添字の最初の桁は、サンプルの位置を表わすものとし、1つ次のサンプル(例えば判定帰還等化回路の2行目)における2個の計算値はa1xxxx・・・x(xは0又は1)となる。
ここで現在のサンプルはd[−1:−m]によって選択され、1つ次のサンプルはd[0:−m+1]によって選択される。例えばd[−1:−m]=0,0,0,0,・・・,0の時、d[0]=a0000・・・0である。この場合、a0000・・・0=0の時はd[1]としてa1000・・・0が選択され、a0000・・・0=1の時はd[1]としてa1100・・・0が選択される。同様にして、d[−1:−m]=x1,x2,x3,・・・,xmの時(各値は0又は1)、上記の選択計算値の表記に従って、d[0]=a0x1x2x3・・・xmであり、d[0:−m+1]=a0x1x2x3・・・xm,x1,x2,x3,・・・,xm−1となる。従ってa0x1x2x3・・・xm=0の時はd[1]としてa10x1x2x3・・・xm−1が選択され、a0x1x2x3・・・xm=1の時はa11x1x2x3・・・xm−1が選択される。即ち、a0x1x2x3・・・xmの値を選択制御の値として、a10x1x2x3・・・xm−1又はa11x1x2x3・・・xm−1が選択される。
以上から、2入力の選択回路において制御信号としてa0d[−1:−m]を用い、選択対象の入力信号としてa10d[−1:−m+1]とa11d[−1:−m+1]を入力すれば、mタップの場合に論理回路を実現できる。以上より、2個の2入力セレクタ回路に対して、以下の組み合わせで制御信号と入力信号とを印加することにより、一般にmタップ時の論理回路を実現できる。
制御信号 第1の入力信号 第2の入力信号
0000…01000…01100…0
0100…01010…01110…0
0010…01001…01101…0
0110…01011…01111…0
・・・
0111…11011…11111…1
以下においては、1タップの場合を例にとり、比較例としての並列型の判定帰還等化回路と本願開示の並列型の判定帰還等化回路の種々の実施形態とについて、比較を行なう。
図17は、比較例としての並列型の判定帰還等化回路の一例を1タップの場合について示す図である。図17に示す例は4並列であり、4つのサンプルそれぞれに対する2個の閾値判定後の計算値がa及びb、a及びb、a及びb、a及びbとして示されている。また4つのサンプルそれぞれに対するデータ判定値は、D乃至Dとして示されている。また前回のサイクルから今回のサイクルに伝搬されるデータ判定値がD−1として示されている。選択回路60−1乃至60−4が4段の縦続接続となっているので、選択動作を4段順次実行していくことになる。
図18は、図17の判定帰還等化回路の選択動作を示すタイミング図である。図18に示すように、データ判定値D−1が確定してから、D乃至Dが1つずつ順番に確定していく。クロックサイクルをTcycle、クロック立ち上がりからフリップフロップ出力Q確定までの時間をTcq、セットアップタイムをTsetとすると、選択回路SELの一個に許容される動作時間は、(Tcycle−Tset−Tcq)/4となる。
図19は、図1に示す並列型の判定帰還等化回路の一実施形態を1タップの場合について示す図である。図19に示す例は4並列であり、閾値判定後の計算値a及びb、a及びb、a及びb、a及びb並びにデータ判定値D−1乃至Dは、図17の場合と同様である。図19の例では、図1の論理回路12−2乃至12−Lに相当する論理回路70−1及び70−2が1行おきに設けられており、3行目における選択回路61−3は2行目の選択回路61−2と縦続接続となっている。図1に示す場合のように、選択回路14−1乃至14−Lが全て選択制御信号としてデータ保持回路15の出力を用いるのではなく、図19に示す場合のように、選択回路61−1乃至61−4の幾つかは、1つ前のサンプルのデータ判定値を入力としてもよい。図19の例では、選択回路が2段の縦続接続となっているので、選択動作を2段順次実行していくことになる。
図20は、図19の判定帰還等化回路の選択動作を示すタイミング図である。図20に示すように、データ判定値D−1が確定すると、まず最初にD及びDが同時に確定し、その後時間をおいてからD及びDが同時に確定する。クロックサイクルをTcycle、クロック立ち上がりからフリップフロップ出力Q確定までの時間をTcq、セットアップタイムをTsetとすると、選択回路SELの一個に許容される動作時間は、(Tcycle−Tset−Tcq)/2となる。
図21は、図1に示す並列型の判定帰還等化回路の別の実施形態を1タップの場合について示す図である。図21に示す例は4並列であり、閾値判定後の計算値a及びb、a及びb、a及びb、a及びb並びにデータ判定値D−1乃至Dは、図17の場合と同様である。図21の例では、図1の論理回路12−2乃至12−Lに相当する論理回路71−1及び71−2が3行目及び4行目に設けられており、2行目における選択回路62−2は1行目の選択回路62−1と縦続接続となっている。図1に示す場合のように、選択回路14−1乃至14−Lが全て選択制御信号としてデータ保持回路15の出力を用いるのではなく、図21に示す場合のように、選択回路62−1乃至62−4の幾つかは、1つ前のサンプルのデータ判定値を入力としてもよい。図21の例では、選択回路が2段の縦続接続となっているので、選択動作を2段順次実行していくことになる。
図22は、図21の判定帰還等化回路の選択動作を示すタイミング図である。図22に示すように、データ判定値D−1が確定すると、まず最初にDが確定し、その後時間をおいてからD乃至Dが同時に確定する。クロックサイクルをTcycle、クロック立ち上がりからフリップフロップ出力Q確定までの時間をTcq、セットアップタイムをTsetとすると、選択回路SELの一個に許容される動作時間は、(Tcycle−Tset−Tcq)/2となる。
図23は、図1に示す並列型の判定帰還等化回路の更に別の実施形態を1タップの場合について示す図である。図23に示す例は4並列であり、閾値判定後の計算値a及びb、a及びb、a及びb、a及びb並びにデータ判定値D−1乃至Dは、図17の場合と同様である。図23の例では、図1の論理回路12−2乃至12−Lに相当する論理回路72−1乃至72−3が2行目乃至4行目に設けられており、縦続接続される選択回路はない。即ち、図1において選択回路14−1乃至14−Lが全て選択制御信号としてデータ保持回路15の出力を用いているのと同様に、図23においては、選択回路63−1乃至63−4が共通の選択制御信号としてデータ判定値D−1を用いている。図23の例では、選択回路の縦続接続は存在しないので、全ての選択動作を同時に1回実行するのみとなる。
図24は、図23の判定帰還等化回路の選択動作を示すタイミング図である。図24に示すように、データ判定値D−1が確定すると、その後D乃至Dが同時に確定する。クロックサイクルをTcycle、クロック立ち上がりからフリップフロップ出力Q確定までの時間をTcq、セットアップタイムをTsetとすると、選択回路SELの一個に許容される動作時間は、(Tcycle−Tset−Tcq)となる。
図25は、縦続接続される複数の論理回路の途中にフリップフロップを挿入して複数サイクルに処理を分割した回路を示す図である。図25において、図23と同一の構成要素は同一の番号で参照し、その説明は省略する。
図1や図23に示す回路では、論理回路12−2乃至12−Lや論理回路72−1乃至72−3が縦続接続されており、着目行に対してその上の行の論理回路演算が終了しない限り着目行での論理回路の演算を開始することができない。図7や図11に示すように、論理回路は選択回路(セレクタ)で構成されている。図23の場合には論理回路の3段の縦続接続によりゲート3段分の計算が必要となり、この計算に要する時間が判定帰還等化処理の速度を制限してしまう可能性がある。しかしながら、論理回路はフィードバックパスに設けられているのではないので、図25に示すように、論理回路72−1乃至72−3の間にフリップフロップ81−2及び82−3を挿入することで、複数のサイクルに処理を分割することが可能である。フリップフロップ81−1、81−3、及び81−4は、フリップフロップ81−2を挿入したのに合わせて、全ての行において同一サイクルに処理を合わせるために挿入されている。またフリップフロップ82−1、82−2、及び82−4は、フリップフロップ82−3を挿入したのに合わせて、全ての行において同一サイクルに処理を合わせるために挿入されている。なお図25に示すフリップフロップ83−1乃至83−4は、図23において選択回路63−1乃至63−4の前段に設けられているフリップフロップである。図25に示す全てのフリップフロップは、クロック信号clkに同期して動作する。
図25の回路のようにすると、論理回路3段分の処理を3サイクルかけて実行することになるので、各論理回路は1サイクルに1段分の処理のみ行えばよい。しかしながら、回路増加によりハードウェアコストが増大するとともに、データが入力されてから出力されるまでのレイテンシが増大してしまう。従って、論理回路の縦続接続の段数を図19や図21の回路のように減らすことにより、所望の動作速度で動作可能な最少の回路構成を実現することが望ましい。
例えば図19の構成では、最も時間が離れている条件では、2つ前のサンプルのデータ判定値Dに基づいて着目サンプルのデータ判定値Dを選択している。また図21の構成では、最も時間が離れている条件では、3つ前のサンプルのデータ判定値Dに基づいて着目サンプルのデータ判定値Dを選択している。このように、最も時間が離れている条件においてN個前のサンプルのデータ判定値に基づいて着目サンプルのデータ判定値を選択する場合、この個数Nを、データ選択動作に必要な論理回路の個数を示す指標として用いることができる。
Nを大きくすることにより判定帰還等化処理のクリティカルパスを高速化することが可能であるが、論理回路の数が増加する。論理回路の処理時間の問題は、図25の回路のようにフリップフロップ回路を挿入して解決できるが、その分だけレイテンシが増大することになる。したがって、判定帰還等化処理のフィードバックパスの処理が1サイクル以内となる最小のNに設定し、更に、前段の処理の時間(例えば等化計算開始から論理回路の処理が終了するまでの時間)が1サイクル以内となるように設計することが好ましい。なお図1においてデータ保持回路13−1乃至13−Lは必須ではなく、前段の処理とフィードバックパスの処理とを合わせて1サイクルで終了すべき処理として設計することも可能である。
図26は、並列型の判定帰還等化回路の更に別の実施形態を示す図である。図26に示す回路は、2並列でN=2の判定帰還等化回路91と4並列でN=4の判定帰還等化回路92とを並列に接続した形態となっている。ここで4並列でN=4の判定帰還等化回路92は、図23に示す回路に相当する。また2並列でN=2の判定帰還等化回路91は、図27に示す回路に相当する。図26に示す形態の場合、DとDとが同時に判定された後、D、D、D、Dが同時に判定されるため、1サイクル内に選択回路を2段動作させればよい。このように、並列数に対してNを自由に組み合わせて適用することが可能であり、前段の処理と後段の処理との影響を考慮し、最適なNに設定し設計することが可能である。
図28は、受信回路の一例を示す図である。図28に示す受信回路は、サンプリング回路101、逆多重化回路102、判定帰還等化回路103、位相検出回路104、フィルタ105、及び位相調整回路106を含む。サンプリング回路101は、サンプリングクロックを用いて受信データDINに対する2倍のオーバーサンプリングを行い、1サンプルに対して多ビットのデータ値を出力する。このデータ値は、検出対象データ値(データアイの中央の値)とバウンダリ値(検出対象のデータ間の境界の値)とを含む。逆多重化回路102は、検出対象データ値とバウンダリ値とを、デジタル回路により並列処理が可能なデータレートにまで逆多重化する。判定帰還等化回路103は、検出対象データ値を入力データとして受け取り、データ判定値DOUTを出力する。この判定帰還等化回路103は、図1に示す判定帰還等化回路又は前述した種々の実施形態の何れかのものであってよい。位相検出回路104は、逆多重化回路102からの検出対象データ値とバウンダリ値とに基づいて、サンプリングクロックに対するデータ境界の位相を検出する。フィルタ105は、検出された位相から位相調整コードPHCDを生成する。位相調整回路106は、位相調整コードPHCDに応じて、データアイの中央とデータ間の境界とが的確にサンプリングされるように、サンプリング回路101に供給するサンプリングクロックのタイミングを調整する。
図29は、受信回路の別の一例を示す図である。図29において、図28と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図29に示す受信回路は、サンプリング回路101、逆多重化回路102、判定帰還等化回路103A、位相検出回路104A、フィルタ105、及び位相調整回路106を含む。判定帰還等化回路103Aは、検出対象データ値及びバウンダリ値を入力データとして受け取り、データ判定値DOUTを出力する。この判定帰還等化回路103は、図1に示す判定帰還等化回路又は前述した種々の実施形態の何れかのものであってよい。位相検出回路104Aは、判定帰還等化回路103Aが出力する等化後のデータ値とバウンダリ値とに基づいて、サンプリングクロックに対するデータ境界の位相を検出する。フィルタ105は、検出された位相から位相調整コードPHCDを生成する。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
なお本願発明は以下の内容を含む。
(付記1)
1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、
前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする判定帰還等化回路。
(付記2)
前記論理回路を第1の論理回路として該第1の論理回路と同一の論理構成を有する第2の論理回路と、
第2の選択回路と
を更に含み、前記第2の論理回路は、前記1つのサンプルの1つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第1の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第2の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第2の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記1つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記1記載の判定帰還等化回路。
(付記3)
前記第1の論理回路と同一の論理構成を有する第3の論理回路と、
第3の選択回路と
を更に含み、前記第3の論理回路は、前記1つのサンプルの2つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第2の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第3の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第3の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記2つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記2記載の判定帰還等化回路。
(付記4)
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする付記1乃至3何れか一項記載の判定帰還等化回路。
(付記5)
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記1つ前のサンプルに対する前記M個の計算値のうちの1つを選択し、前記1つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記1乃至4何れか一項記載の判定帰還等化回路。
(付記6)
前記L個のサンプルのうちの前記1つ前のサンプルとは異なる1つのサンプルに対する前記M個の計算値のうちの1つを、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる1つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記1乃至5何れか一項記載の判定帰還等化回路。
(付記7)
前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記M個の論理値を保持するデータ保持回路を更に含むことを特徴とする付記1乃至6何れか一項記載の判定帰還等化回路。
(付記8)
サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、
前記逆多重化回路が出力する時間軸上に並ぶL個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、
前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路と
を含み、前記判定帰還等化回路は、
1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、前記L個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、
前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする受信回路。
(付記9)
前記論理回路を第1の論理回路として該第1の論理回路と同一の論理構成を有する第2の論理回路と、
第2の選択回路と
を更に含み、前記第2の論理回路は、前記1つのサンプルの1つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第1の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第2の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第2の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記1つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記8記載の受信回路。
(付記10)
前記第1の論理回路と同一の論理構成を有する第3の論理回路と、
第3の選択回路と
を更に含み、前記第3の論理回路は、前記1つのサンプルの2つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第2の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第3の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第3の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記2つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記9記載の受信回路。
(付記11)
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする付記8乃至10何れか一項記載の受信回路。
(付記12)
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記1つ前のサンプルに対する前記M個の計算値のうちの1つを選択し、前記1つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記8乃至11何れか一項記載の受信回路。
(付記13)
前記L個のサンプルのうちの前記1つ前のサンプルとは異なる1つのサンプルに対する前記M個の計算値のうちの1つを、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる1つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記8乃至12何れか一項記載の受信回路。
(付記14)
前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記M個の論理値を保持するデータ保持回路を更に含むことを特徴とする付記8乃至13何れか一項記載の受信回路。
(付記15)
1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める計算を、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して並列に実行し、
前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成し、
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する
各段階を含むことを特徴とする判定帰還等化処理方法。
(付記16)
前記1つのサンプルの1つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記M個の論理値に応じて選択し並べることにより更なるM個の論理値を生成し、
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記更なるM個の論理値のうちの1つを選択し、前記1つ後のサンプルの入力データに対するデータ判定値として出力する
各段階を更に含むことを特徴とする付記15記載の判定帰還等化処理方法。
(付記17)
前記1つのサンプルの2つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記更なるM個の論理値に応じて選択し並べることにより更に別のM個の論理値を生成し、
前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記更に別のM個の論理値のうちの1つを選択し、前記2つ後のサンプルの入力データに対するデータ判定値として出力する
各段階を更に含むことを特徴とする付記16記載の判定帰還等化処理方法。
10−1乃至10−L 等化計算回路
11−1乃至11−L データ判定回路
12−2乃至12−L 論理回路
13−1乃至13−L データ保持回路
14−1乃至14−L 選択回路
15 データ保持回路

Claims (10)

  1. 1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、
    前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、
    前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路
    を含むことを特徴とする判定帰還等化回路。
  2. 前記論理回路を第1の論理回路として該第1の論理回路と同一の論理構成を有する第2の論理回路と、
    第2の選択回路と
    を更に含み、前記第2の論理回路は、前記1つのサンプルの1つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第1の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第2の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第2の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記1つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項1記載の判定帰還等化回路。
  3. 前記第1の論理回路と同一の論理構成を有する第3の論理回路と、
    第3の選択回路と
    を更に含み、前記第3の論理回路は、前記1つのサンプルの2つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第2の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第3の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第3の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記2つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項2記載の判定帰還等化回路。
  4. 前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする請求項1乃至3何れか一項記載の判定帰還等化回路。
  5. 前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記1つ前のサンプルに対する前記M個の計算値のうちの1つを選択し、前記1つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする請求項1乃至4何れか一項記載の判定帰還等化回路。
  6. 前記L個のサンプルのうちの前記1つ前のサンプルとは異なる1つのサンプルに対する前記M個の計算値のうちの1つを、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる1つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする請求項1乃至5何れか一項記載の判定帰還等化回路。
  7. 前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記M個の論理値を保持するデータ保持回路を更に含むことを特徴とする請求項1乃至6何れか一項記載の判定帰還等化回路。
  8. サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、
    前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、
    前記逆多重化回路が出力する時間軸上に並ぶL個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、
    前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路と
    を含み、前記判定帰還等化回路は、
    1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める回路を複数L個含み、前記L個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するL個の等化計算回路と、
    前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成する論理回路と、
    前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する選択回路
    を含むことを特徴とする受信回路。
  9. 前記論理回路を第1の論理回路として該第1の論理回路と同一の論理構成を有する第2の論理回路と、
    第2の選択回路と
    を更に含み、前記第2の論理回路は、前記1つのサンプルの1つ後のサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記第1の論理回路が生成する前記M個の論理値に応じて選択し並べることによりM個の論理値を生成し、前記第2の選択回路は、前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第2の論理回路が生成した前記M個の論理値のうちの1つを選択し、前記1つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項8記載の受信回路。
  10. 1つの着目サンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数M個の組み合わせのそれぞれについて、前記1つの着目サンプルの入力データに対する等化計算を実行してM個の計算値を求める計算を、時間軸上に並ぶL個のサンプルの入力データのそれぞれに対して並列に実行し、
    前記L個のサンプルのうちの1つのサンプルに対する前記M個の計算値のうちの幾つかの計算値を、前記1つのサンプルの1つ前のサンプルに対する前記M個の計算値に応じて選択し並べることによりM個の論理値を生成し、
    前記1つ前のサンプルより過去の1つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記M個の論理値のうちの1つを選択し、前記1つのサンプルの入力データに対するデータ判定値として出力する
    各段階を含むことを特徴とする判定帰還等化処理方法。
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