JP4544915B2 - 受信装置及びアナログ・ディジタル変換装置 - Google Patents

受信装置及びアナログ・ディジタル変換装置 Download PDF

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Description

本発明は、アナログ・ディジタル変換装置を有する受信装置に関し、特に、インターリーブ型のアナログ・ディジタル変換装置及びアナログ・ディジタル変換装置を有する受信装置に関する。
はじめに、データ伝送システムの代表例のいくつかについてその概略を説明しておく。まず、光伝送システムについて図2を参照して説明する。図2に示すように、光ファイバを用いた伝送システムにおいて、送信側の送信回路10、19では、情報伝送単位をなす送信シンボル(ディジタル信号)を、不図示のディジタル・アナログ変換器にてアナログ信号に変換し該アナログ信号を半導体レーザ(LD)等の電気光変換器12、17に供給し、電気光変換器12、17より光信号として光ファイバ14、15に出力する。光ファイバ14、15をそれぞれ伝播する光信号は、受信側のフォトダイオード(PD)等の光電気変換器16、13によって電気信号に変換され、光電気変換器16、13からの電気信号をそれぞれ受ける受信回路18、11では、不図示のアナログ・ディジタル変換器(「AD変換器」あるいは「ADC」ともいう)を用いて、アナログ信号をディジタル信号に変換した後に、適応等化を行い、受信シンボルを得る場合がある。これにより、特性が改善される。
また、図3には、ツイストペア(撚り線対)ケーブル等を用いた伝送システム(全二重伝送システム)の構成の一例が示されている。図3を参照すると、この伝送システムにおいて、送信側の送信回路20、27では、それぞれ送信シンボル(ディジタル信号)を不図示のディジタル・アナログ変換器にてアナログ信号に変換し、それぞれハイブリッド回路22、26、トランス23、25を介して伝送路24に送出し、トランス25、23、ハイブリッド回路26、22を介して受信信号を受ける受信回路28、21において、不図示のAD変換器を用いて、受信アナログ信号をディジタル信号に変換した後に、適応波形等化を行う構成とされている。システムによっては、エコー、近端漏話、遠端漏話などの雑音の抑圧処理(ノイズキャンセル)も行われる。
ところで、近時、伝送システムでは、伝送速度の高速化に伴い、図2、図3等に示した受信回路では、AD変換器の高速化、高精度化が必要となっている。AD変換器の高速化は、変換レート(サンプリング周波数)の高速化を意味し、またAD変換器の高精度化の実現には、高分解能、オフセット、直線性特性等のDC特性の向上のほか、例えばサンプリングクロックのスキューの低減等の動特性(AC特性)の改善も要求される。そして、高速のAD変換器の分解能は比較的粗く、1つのAD変換器で、高速・高精度化を実現することは難しく、価格の高騰をまねく。
そこで、高速・高精度のAD変換を実現する設計方式として、複数のAD変換器を並置し、時分割にインターリーブ方式で各AD変換器を動作させる構成としたAD変換装置(「インターリーブ型AD変換装置」という)が従来より用いられている(例えば特許文献1等参照)。インターリーブ型AD変換装置は、複数のAD変換器を互いに位相が異なる多相の分周クロックで駆動することで、個々のAD変換器の変換レートの上昇を抑えながら、高速化に対応可能としたものである。
図10に、従来のインターリーブ型AD変換装置の典型的な構成の一例を示す。図10を参照すると、このインターリーブ型AD変換装置300は、アナログ入力端子が共通に接続され、それぞれ位相が異なる(等間隔で離間している)4相クロックCLK1、CLK2、CLK3、CLK4を受けて変換を行う第1乃至第4のAD変換器311、312、313、314を備えている。
入力信号として時間連続の入力アナログ信号を受ける第1乃至第4のAD変換器311、312、313、314は、アナログ信号を時分割で等間隔にサンプリングしてディジタル信号に変換する。すなわち、第1乃至第4のAD変換器311、312、313、314からは、それぞれ、離散時間のサンプリング時点4×k+0、4×k+1、4×k+2、4×k+3(ただし、kは0以上の整数)における入力信号(アナログ信号)をディジタル信号に変換したサンプル値信号が出力される。第1のAD変換器311はサンプリングクロック信号CLK1に同期してディジタル信号系列D0、D4、D8…を出力し、第2のAD変換器312はサンプリングクロック信号CLK2(CLK1より90度位相が遅れる)に同期してディジタル信号系列D1、D5、D9…を出力し、第3のAD変換器313はサンプリングクロック信号CLK3(CLK2より90度位相が遅れる)に同期してディジタル信号系列D2、D6、D10…を出力し、第4のAD変換器変換器314はサンプリングクロック信号CLK4(CLK3より90度位相が遅れる)に同期してディジタル信号系列D3、D7、D11…を出力する。パラレルシリアル変換回路320は、第1乃至第4のAD変換器311、312、313、314からそれぞれ出力されるディジタル信号D0、D1、D2、D3をパラレルに受け、これらを時間順にしたがって多重化したディジタル信号系列D0、D1、D2、D3を出力信号としてシリアルに出力し、つづいて第1乃至第4のAD変換器311、312、313、314からそれぞれ出力されるディジタル信号D4、D5、D6、D7をパラレルに受け、これらを時間順にしたがって多重化したディジタル信号系列D4、D5、D6、D7を出力信号としてシリアルに出力する。
図10に示したインターリーブ型AD変換装置では、4相クロックCLK1、CLK2、CLK3、CLK4の位相が正確に等間隔で離間していることが必要とされる。すなわち、4相クロックCLK1、CLK2、CLK3、CLK4のタイミングずれ等(スキュー)によるサンプリング周期の不均一が生じると、不都合が生じる。この点について、図11を参照して説明しておく。
図11は、2つのAD変換器よりなるインターリーブ型AD変換装置における2つのAD変換器間でのサンプリングクロックのスキューによる特性劣化の様子を模式的に説明するための図である。図11において、横軸は時間、縦軸は信号振幅を示している。また、図11において、ADC1で示すタイミングは、第1のAD変換器のサンプリング位相を表しており、ADC2は、第1のAD変換器のサンプリング位相ADC1を基準としたときの、第2のAD変換器の理想サンプリング位相を表している。図11のアナログ信号は、2つのAD変換装置に入力信号として供給される時間連続のアナログ信号波形を表しており、アナログ信号波形と、ADC1、ADC2のタイミングにおける交点が、第1、第2のAD変換器による、時間離散のサンプル値(理想サンプル値)を表している。
また、図11において、矢線スキュー(SKEW)で示すタイミングは、サンプリングクロックのスキュー(SKEW)によって、ADC2のサンプリング位相がずれたタイミングを表している。
図11に示すように、スキュー(SKEW)によって、ADC2のサンプリング位相がずれ、このため、スキュー(SKEW)が存在する条件下でのサンプル値と、理想サンプル値(ADC2とアナログ信号との交点)との間にずれ(雑音)が生じる。ここで、タイミングスキューをΔtとすると、この雑音の大きさΔVは、ΔV=[df(t)/dt]Δt(ただし、f(t)は時間連続アナログ信号波形を表す)となり、その大きさは、スキューの大きさΔtに依存するとともに、信号波形の変化率であるf(t)の微分係数df(t)/dtの大きい箇所(スルーレートの大きい箇所)で大となる。
そして、このような位相、タイミングのばらつきに対応するため、インターリーブ型AD変換装置では、位相調整を行うための補正回路が、従来より、設けられている。
例えば後記特許文献1には、分周器から偶奇クロックで駆動されるインターリーブ型AD変換器からのディジタル信号を受けるFIR(Finite Impulse Response;有限インパルス応答)フィルタを備え、FIRフィルタから出力されるディジタル信号は、2つのAD変換器に供給されるサンプリングクロック信号から、正確に半周期ずれたタイミングパルス(第1のAD変換器の出力をサンプリングクロック信号の周期の整数倍だけ遅延させたもの)となるようにした構成が開示されている。すなわち、FIRフィルタの2つの出力端子の出力を、マルチプレクサで交互に出力することで、AD変換器の出力を正確にサンプリングクロック信号の半周期ずらして出力できるようにしている。しかしながら、この特許文献1に記載された構成において、FIRフィルタのフィルタ係数はあらかじめ設定される。
また、後記特許文献2には、並置された複数のAD変換器のディジタル出力信号を受けて、サンプル値の偏差の2乗和から、タイミングエラーの推定値を導き、タイミングオフセット算出値とする計算ユニット(Calculation of timing offsets)を備え、計算ユニットからの出力に基づき、補償ユニット(Compensation and Multiplexing)でAD変換器の出力が補正され、マルチプレクシングされる構成が開示されている。なお、特許文献2において、計算ユニットでは、タイミングオフセットによって発生する微分値の差を使い、補償量を推定し、サンプリング位相の補正を乗算と減算のみで行っており、厳密に位相をずらしているわけではない。
図12は、補正回路を備えたインターリーブ型AD変換装置を用いた受信回路の構成の一例を示す図である。なお、図12に示した受信回路は、例えば図2又は図3に示した伝送システムの受信回路として用いられる。図12を参照すると、この受信回路は、受信アナログ信号を入力するアナログ入力端子が共通に接続され並置された2つのAD変換器301、302と、2つのAD変換器301、302から出力されるディジタル信号を入力とする補正回路303と、補正回路303からの2つの出力を受け、多重化して出力するパラレルシリアル変換器304と、基準クロックをN分周し、多相クロックを出力するN分周多相回路307と、適応等化器305と、データを識別(判別)する識別器306と、を備えている。N分周多相回路307は、入力される基準クロックを2分周し、互いに逆相の2相のサンプリングクロックを2つのAD変換器301、302に供給する構成とされる。なお、図12では簡単のため、2個並置された2つのAD変換器301、302が示されているが、例えば図10に示したように、N個(ただし、Nは2より大の整数)並置した構成としてもよいことは勿論である。
2つのAD変換器301、302は、N分周多相回路307から出力される多相クロックにより異なったサンプリング位相に応じてそれぞれ変換動作を行い、ディジタル信号を出力する。2つのAD変換器301、302から出力されるディジタル信号は、補正回路303に入力されて、タイミング等が補正された後、パラレルシリアル変換器304にてシリアルデータに変換され、順次、適応等化器305に供給される。
適応等化器305は、パラレルシリアル変換器304からのディジタル信号を受けて等化処理を行う。すなわち、適応等化器305は、伝送路の補償を行うものであり、伝送路を伝送され受信回路で受信された信号について例えば時間領域で適応的な等化処理(ゲイン、位相の補償)を行う。
適応等化器305で適応的に波形等化されたディジタル信号は、識別器306に入力されて、識別器306において、受信シンボルの識別(データの判別)が行われる。識別器306では、適応等化器305の等化出力と、所定の判定しきい値との大小を比較することで、レベルの識別が行われる。多値レベルの場合、判定しきい値の数は、(多値レベル)−1個となる。なお、NRZ(Non Return to Zero)符号波形系列の場合、各ビット位置のレベル判定は、一般に、各ビット位置の中心(識別点)でサンプリングすることで行われる。
識別器306は、適応等化器305の等化出力を受けて、受信シンボルの識別を行うとともに、適応等化器305のフィルタ係数更新のために必要な識別誤差の算出を行う。すなわち、識別器306では、例えば、適応等化器305の等化出力zと参照信号rとの誤差を、識別誤差e=r−zとして出力する。なお、参照信号rとしては、シンボルがとり得る値と等化出力との距離が最小となる符号点としてもよい。あるいは、所定の既知シンボルを用いてもよい。
識別器306から出力された識別誤差は、適応等化器305に帰還入力される。適応等化器305は、目的関数(例えば識別誤差の2乗)を減少させるように、フィルタ係数を逐次的に更新する適応フィルタよりなり、かかる構成により、適応的な等化制御が行われる。
なお、図12の補正回路303では、AD変換器301、302の特性の補正として、例えば特許文献1、2等に記載される補正が行われる。
米国特許第6522282号公報 特開2002−100988号公報 Simon Haykin著、鈴木博他訳、「適応フィルタ理論」、科学技術出版、第414頁
上記したように、インターリーブ型AD変換装置において、高速、高精度を実現するために、補正回路が必要となる。すなわち、図12に示したように、受信回路において、AD変換器301、302のばらつき補正のため、補正回路303が設けることが必須とされる。そして、補正回路303においてAD変換器301、302のタイミングばらつき等を補正するための処理、シーケンス等が必要とされる。
このように、補正回路を設ける構成とした場合、受信回路における通常の適応等化器には不要な回路、処理、シーケンスを追加する必要があり、回路の小型化、処理の簡易化を困難とする。
一方、インターリーブ型AD変換装置において、AD変換器のばらつきを補正するための補正回路を要しなくするためには、各AD変換器のばらつきを抑える必要がある。しかしながら、補正回路を用いずに、各AD変換器のばらつきを抑える構成とした場合、設計上の難易度が上がり、また、コストの上昇をもたらす。さらに、電源変動や経時変動等、製品出荷後の各種変動に対応することも困難となる。
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、インターリーブ型AD変換器のばらつきを補正するための補正回路を不要とする構成の受信装置を提供することにある。
本発明の他の目的は、構成を簡易化しながら、線路補償とともに、AD変換器のばらつき補償を行うインターリーブ型AD変換装置及び該AD変換装置を備えた受信装置を提供することにある。
本願で開示される発明は、上記目的を達成するため、代表的には、概略以下の通りとされる。
本発明の1つのアスペクト(側面)に係る受信装置は、受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器(「AD変換器」という)を複数備え、前記複数のAD変換器のそれぞれのAD変換器に対応して少なくとも1つ設けられ、前記AD変換器の出力を入力とするフィルタを有し、前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応する前記AD変換器の特性の補正を行う。
本発明に係る受信装置において、前記フィルタの出力を受けて受信シンボルを識別する識別器を備え、前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される。
本発明に係る受信装置において、前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受けて受信シンボルを識別する識別器を備え、前記識別器からの識別誤差に基づき前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される。
本発明に係る受信装置において、前記フィルタは、対応する前記AD変換器のサンプリング位相及び/又はゲインの補正を行う。
本発明に係る受信装置において、前記AD変換器の出力を受け、前記AD変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えている。
本発明の他のアスペクトに係る受信装置において、前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受け、受信シンボルを識別するとともに、識別誤差を出力する判別帰還型等化器を備え、前記判別帰還型等化器から出力される識別誤差に基づき、前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される。
本発明に係る受信装置において、前記判別帰還型等化器を、前記複数のAD変換器に対して共通に1つ備え、前記複数のAD変換器の各AD変換器のそれぞれに対応して設けられる前記第1及び第2のフィルタの出力を合成した信号を、前記複数のAD変換器分並列に受けて、多重化し、前記判別帰還型等化器に供給する多重化回路と、前記多重化回路からの多重化出力を順次受ける前記判別帰還型等化器より受信シンボルとともに出力される識別誤差を順次受け、前記識別誤差を、対応する前記AD変換器の前記第1及び第2のフィルタに供給する分離回路と、を備えている。
本発明の他のアスペクトに係る受信装置においては、フィルタ係数が可変に制御されるフィルタを含むエコーキャンセラーを備え、前記複数のAD変換器の内の対応するAD変換器の出力と前記エコーキャンセラーの出力とを合成した信号が、前記AD変換器に対応する前記フィルタに供給される構成としてもよい。
本発明の他のアスペクトに係るアナログ・ディジタル変換装置は、アナログ信号を入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器(「AD変換器」という)を複数備えたインターリーブ型のアナログ・ディジタル変換装置において、前記複数のAD変換器のそれぞれのAD変換器に対応して、前記AD変換器の出力を入力とする少なくとも1つのフィルタを有し、前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が適応的に可変され、入力された信号波形の適応等化が行われるとともに、前記AD変換器の特性の補正が行われる。
本発明に係るアナログ・ディジタル変換装置において、前記フィルタの出力を受けて入力信号を識別する識別器を備え、前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される構成としてもよい。
本発明に係るアナログ・ディジタル変換装置において、前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受けて入力信号を識別する識別器を備え、前記識別器からの識別誤差に基づき前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される構成としてもよい。
本発明に係るアナログ・ディジタル変換装置において、前記フィルタは、対応する前記AD変換器のサンプリング位相及び/又はゲインの補正を行う構成としてもよい。
本発明に係るアナログ・ディジタル変換装置において、前記AD変換器の出力を受け、前記AD変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えた構成としてもよい。
本発明は、位相の互いに異なるサンプリングクロックで駆動される複数のAD変換器と、前記AD変換器の特性補正用フィルタと伝送線路等化用の適応型のフィルタを共通のフィルタで構成し、前記AD変換器の特性補正用フィルタの係数を逐次的に補正を可能としている。
本発明によれば、適応等化を行う適応フィルタを、AD変換器補正用の係数可変型のフィルタとして併せて用いる構成としたことにより、回路規模の増大を抑止しながらAD変換器のサンプリング位相の補償を可能とし、高速・高精度のAD変換装置を実現可能としている。
また、本発明によれば、消費電力の削減を実現し、タイミングなどの遅延設計を容易化している。
さらに、本発明によれば、適応フィルタを各AD変換器毎に用意することにより、線路補償とともに、ゲイン、スキューのばらつき補償が行われる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、本発明の実施の形態について以下に説明する。本発明の最良の一実施の形態に係る受信装置は、入力される受信アナログ信号を入力に受け、サンプリングクロック信号に応答してディジタル信号に変換して出力する少なくとも2つのAD変換器(101、111)と、基準クロックを分周し互いに位相の異なるサンプリングクロック信号(CLK1、CLK2)を2つのAD変換器(101、111)にそれぞれ供給する回路(130)と、2つのAD変換器(101、111)からそれぞれサンプリングクロック信号(CLK1、CLK2)に同期して変換出力されるディジタル信号を受け、サンプリングクロック信号(CLK1)で駆動される適応フィルタ(103、104)と、2つのAD変換器(101、111)からそれぞれサンプリングクロック信号(CLK1、CLK2)に同期して変換出力されるディジタル信号を受け、サンプリングクロック信号(CLK2)で駆動される適応フィルタ(113、114)と、適応フィルタ(103、104)の出力の合成値、及び適応フィルタ(113、114)の出力の合成値をそれぞれ受けて受信シンボルの識別を行うとともに、識別誤差をそれぞれ出力する識別器(106、116)と、を備えている。適応フィルタ(103、104)及び適応フィルタ(113、114)のそれぞれにおいて、フィルタ係数は、識別器(106、116)からそれぞれ出力される識別誤差で規定される目的関数を最適化するように、逐次可変制御され、伝送路の適応等化を行うとともに、AD変換器(101、111)の特性の補正(例えばゲイン、位相の補正)を行う。
このように、本発明は、AD変換器の補正用の適応フィルタを、伝送線路等化用の適応フィルタと併せて用いる構成としたことで、逐次的なフィルタ係数の補正を可能としている。すなわち、本発明においては、適応フィルタを、各AD変換器毎に用意することにより、線路補償とともに、ゲイン、スキューのばらつき補償が行われる。なお、伝送路(チャネル)補償用の適応等化を行う等化器を、インターリーブ型AD変換装置の補正に用いる構成は、本願出願時以前には知られていない。本発明によれば、インターリーブ型AD変換装置において、適応フィルタを、各AD変換器毎に、個別に用意し、AD変換器の出力を入力とする適応フィルタにてAD変換器の補正及び伝送路の適応等化を行う。
インターリーブ型AD変換装置では、複数のAD変換器間で、オフセット、ゲイン、スキュー等にばらつきが生じる場合があるが、本発明を用いることにより、前述のAD変換器間のばらつきがあった場合においても、特性劣化を抑えることができる。
また、本発明においては、各AD変換器の出力段に、直流遮断フィルタを用いることにより、各AD変換器間のオフセットばらつきを削除している。さらに、適応フィルタの動作クロックを、分周比分、落としているため、消費電力、遅延設計が容易となる。すなわち、二次的な効果として、消費電力の削減、タイミングなどの遅延設計を容易化している。以下、実施例に即して詳細に説明する。
図1は、本発明の第1の実施例の受信回路の構成を示す図である。なお、以下の示す受信回路は、例えば図2、図3に示した受信回路として用いられる。
図1を参照すると、本実施例の受信回路は、入力される受信アナログ信号を入力に受け、互いに位相の異なるサンプリングクロックCLK1、CLK2に応答してディジタル信号に変換して出力する2つのAD変換器101、111と、2つのAD変換器101、111から出力されるディジタル信号をそれぞれ入力とする直流遮断フィルタ102、112と、直流遮断フィルタ102、112の出力をそれぞれ入力としサンプリングクロックCLK1で共通に駆動される適応等化器103、104と、直流遮断フィルタ112、102の出力をそれぞれ入力としサンプリングクロックCLK2で共通に駆動される適応等化器113、114と、適応等化器103、104から出力されるディジタル信号を加算する加算器105と、適応等化器113、114から出力されるディジタル信号を加算する加算器115と、加算器105、115の出力信号をそれぞれ入力とする識別器106、116と、識別器106、116で識別されたシンボルを並列に受け、多重化してシリアルに受信シンボルとして出力するパラレルシリアル変換器120と、基準クロックを2分周し分周クロックのクロックサイクルで互いに半周期ずれたサンプリングクロックCLK1、CLK2(多相クロック)を生成するN分周多相回路130と、を備えている。識別器106から出力される識別誤差は、適応等化器103、104に帰還入力され、識別器116から出力される識別誤差は、適応等化器113、114に帰還入力される。AD変換器101、直流遮断フィルタ102、適応等化器103、104、加算器105、識別器106は位相1用の等化部100を構成しており、AD変換器111、直流遮断フィルタ112、適応等化器113、114、加算器115、識別器116は、位相2用の等化部110を構成している。適応等化器103、104、適応等化器113、114は同一構成とし、以下では、時間領域での等化を行う線形等化器を用いた例に基づき説明する。なお、時間領域での適応等化器としてFIR(有限インパルス応答)フィルタを用い、タップ更新アルゴリズムとしてLMS(Least Mean Square)を用いた例に即して説明するが、本発明はかかる構成にのみ限定されるものでない。タップ更新部を有し、出力信号と目標信号との誤差に基づき目的関数を減少させるようなアルゴリズムでフィルタ係数が可変されるフィルタ部を有するフィルタを、適応フィルタ(ADF)という。本願における適応等化器と適応フィルタとの関係について説明しておくと、適応フィルタ(ADF)が、適応等化器103、104、113、114をそれぞれ構成しており、適応フィルタ(ADF)が、適応等化処理を行うことで適応等化器としての機能が実現される。
図1に示した受信回路の各要素及びその動作について以下に説明する。2分周回路よりなるN分周多相回路130(すなわちNは2)は、基準クロックを2分周して、分周クロックのクロックサイクルに関して互いに半周期ずれたサンプリングクロック信号CLK1、CLK2を生成し、AD変換器101、111にそれぞれ供給し、AD変換器101、111では、それぞれ、サンプリングクロック信号CLK1、CLK2を基に、異なった位相で受信アナログ信号をサンプルして、ディジタル信号に変換して出力する。
AD変換器101、111から出力されるディジタル信号の直流成分(DCオフセット成分)は、それぞれ直流遮断フィルタ102、112で遮断される。
図4に、図1の直流遮断フィルタ102、112の構成の一例を示す。図4を参照すると、直流遮断フィルタは、入力信号を遅延させる遅延器30と、入力信号と遅延器30の出力のマイナス符号を付した値とを加算する加算器31とを備えている。この加算器31は、入力信号から、遅延器30の遅延出力を減算して出力する減算器として機能している。
図1の直流遮断フィルタ102は、例えばAD変換器101におけるサンプリングクロック信号CLK1によるN番目とN+2番目(基準クロックで2クロック後)のサンプル値D(N)、D(N+2)について、D(N)を遅延させてD(N+2)から差し引き、その差分=D(N+2)−D(N)を出力信号とすることで、直流成分(DC成分)を除去する。また、図1の直流遮断フィルタ112は、例えばAD変換器111におけるサンプリングクロック信号CLK2によるN+1番目と、例えばN+3番目(基準クロックで2クロック後)のサンプル値D(N+1)、D(N+3)についてD(N+1)を遅延させてD(N+3)から差し引き、その差分D(N+3)−D(N+1)を出力信号とすることで、直流成分(DC成分)を除去する。
図1を参照すると、サンプリングクロック信号CLK1、CLK2でそれぞれ駆動される適応等化器103、114は、サンプリングクロック信号CLK1で駆動されるAD変換器101が変換出力したディジタル信号より、直流成分が除去されたディジタル信号を入力とする。
サンプリングクロック信号CLK2、CLK1でそれぞれ駆動される適応等化器113、104は、サンプリングクロック信号CLK2で駆動されるAD変換器111が変換出力したディジタル信号より、直流成分が阻止されたディジタル信号を入力とする。適応等化器では、伝送路を伝送された歪んだ受信信号の信号波形を補償する。
図5は、図1に示した適応等化器103、104、113、114の構成の一例を示す図である。図5を参照すると、適応等化器は、FIR(Finite Impulse Response;有限インパルス応答)フィルタよりなるフィルタ部200と、FIRフィルタ部200のフィルタ係数を更新するタップ更新部210とを有する適応フィルタとして構成されている。なお、図5には、LMS(Least Mean Square)アルゴリズムを用いた適応フィルタの構成の一例が示されている。フィルタ次数をMとして、入力信号(離散時間ディジタル信号)をx、出力信号をy、識別誤差をe、時刻nにおけるフィルタ係数208〜206をb0、n、b1、n、…bM、nとすると、
=b0,n+b1,nn−1+ …+bM,nn−M …(1)
で与えられる。ただし、xn−1は遅延素子で入力信号を1単位時間遅延させた信号、
n−MはM段の遅延素子でM単位時間遅延させた信号である。
ベクトルB=Col[b0,n、b1,n、…,bN,n]、
=Col[x,xn−1,…,xn−M](ただし、Colは行を列とする演算子)とすると、
=B …(2)
で表され、タップ更新として、よく知られているB.WidrowによるLMSアルゴリズムによれば、時刻n+1のフィルタ係数Bn+1は、
n+1=B+ve …(3)
で与えられる。
すなわち、図5において、タップ更新部210は、現在の時刻nのフィルタ係数Bを、乗算器206〜208に供給するとともに、記憶素子(D型レジスタ)214、217、…、220に記憶しておき、次の時刻n+1のフィルタ係数Bn+1として、X=Col[x,xn−1,…,xn−M]にゲインvと誤差enを乗算器218、215、…、212で乗算したものと、記憶素子(D型レジスタ)220、217、…、214の値B=[b0,n、b1,n、…,bN,n]を、それぞれ加算器213、216、…、219で加算した値に、更新する。このLMSアルゴリズムは、最適タップ利得に、少しずつ近づいていく。なお、RLS(Recursive Least Squares)アルゴリズム等により、フィルタ係数を可変制御するようにしてもよいことは勿論である。また、図5では、簡単のため、直線位相特性のFIRフィルタを用いた例に即して説明したが、FIRフィルタに限定されるものでないことは勿論である。さらに、適応等化器として、時間領域での等化器を例に説明したが、周波数領域で適応等化を行う等化器にも適用できる。
再び、図1を参照すると、適応等化器103、104からの出力は、加算器105で加算され、識別器106に入力される。適応等化器113、114からの出力は、加算器115で加算され、識別器116に入力される。
識別器106は、加算器105の出力を受けて、受信シンボルの識別を行うとともに、適応等化器103、104におけるタップ係数更新のために必要な識別誤差の算出を行う。
識別器116は、加算器115の出力を受けて、受信シンボルの識別を行うとともに、適応等化器113、114におけるタップ係数更新のために必要な識別誤差の算出を行う。
識別器106、116では、それぞれ加算器105、115の出力から、データの判定を行う。伝送路で伝送される符号が2値符号の場合、加算器105、115の出力(合成された等化出力)のレベルが、判定しきい値と比べて高いか低いかで識別する。伝送路で伝送される符号が多値符号系列の場合、判定しきい値の個数は、(多値レベル)−1となる。
また、識別器106、116では、加算器105、115からの出力(等化出力)と、参照信号(等化出力の理想値)と、の誤差を測定し、識別誤差信号e=r−zとして出力する。なお、参照信号rとしては、最近接符号点(等化出力に最も近い符号点)、あるいは既知シンボル系列等が用いられる。
入力アナログ信号系列をサンプリングクロックCLK1でサンプルしてディジタル信号に変換するAD変換器101のディジタル信号の出力系列をD0、D2、D4、D6、…とし、入力アナログ信号系列をサンプリングクロックCLK2でサンプルしてディジタル信号に変換するAD変換器111のディジタル信号の出力系列をD1、D3、D5、…とすると、識別器106では、D0、D2、D4、…について例えば各ビット位置の中心点(識別点)でのレベル識別を行うとともに半周期遅れたD1、D3、D5、…をそれぞれ考慮してレベル識別を行う。また、識別器116では、D1、D3、D5、…について各ビット位置の中心点(識別点)でのレベル識別を行うとともに、半周期前又は遅れたビット位置のD0、D2、D4、D6、…をそれぞれ考慮してレベル識別を行う。なお、NRZ(Non Return to Zero)符号波形の場合、レベル識別にあたり、一般に各ビット位置のレベル判定は、各ビット位置の中心点(識別点)でサンプリングすることで行われるが、本実施例は、あるビット位置の前後のビット位置でのレベル判定結果を用いて当該ビット位置でのレベル識別を行う構成に対応する。
識別器106、116から出力される2つのシンボルは、パラレルシリアル変換器120にパラレルに入力され、基準クロックに同期した、受信シンボル系列としてシリアルに出力される。
本実施例においては、AD変換器の補正回路をなす、係数可変型のFIRフィルタ(図5の200参照)を、伝送線路の等化用の適応型FIRフィルタ(図5の200参照)をあわせて使うことで、逐次的にフィルタ係数の補正を可能としている。
また、本実施例においては、位相1用等化部100では、位相1のサンプリングクロック信号CLK1でサンプルされたデータと、位相2のサンプリングクロック信号CLK2でサンプルされたデータを適応等化した信号を合成した信号(加算結果)を、識別器106に与え、位相2用等化部110では、位相2のサンプリングクロック信号CLK2でサンプルされたデータと、位相1のサンプリングクロック信号CLK1でサンプルされたデータを適応等化した信号を合成した信号(加算結果)を、識別器116に与え、識別器106、116でそれぞれ、シンボルを判別する構成としている。かかる構成により、伝送線路を伝送された波形が歪み、例えば1シンボル区間(2値NRZ伝送の場合、1シンボル区間は1ビット区間とされ、1baud=1bps)を超えて広がって受信された場合にも、隣接シンボルの信号を考慮して、適応等化が行われるため、精度よく、波形等化を行うことができる。なお、上記実施例では、図2及び図3等に示した光伝送システム、有線伝送システムについての適用例を基に説明したが、送信シンボルで搬送波を直交変調しアンテナから無線伝送する無線システム(伝送路は無線チャネル)の場合、受信回路での識別器では、直交復調された複素ベースバンド信号の等化出力に対して、例えば16QAM(Quadrature Amplitude Modulation)、64QAM等に対応して、同相、直交軸上での多値レベルの識別が行われる。
本実施例の作用効果について以下に説明する。
本実施例によれば、AD変換器補正用の係数可変型の適応フィルタにより、位相を調整し、サンプリング位相のオフセットの補正を行っており、厳密な位相補償が可能となる。また、消費電力の削減、タイミングなどの遅延設計が容易となる。適応フィルタによる線路(伝送路)の補償とともに、ゲイン、スキューのばらつき補償が行われる。また本実施例によれば、直流遮断フィルタにより、AD変換器の直流オフセットの補償が行われる。
次に、本発明の第2の実施例について説明する。図6は、本発明の第2の実施例の構成を示す図である。図6において、図1と同一構成の要素には、同一の参照符号が付されている。以下では、図1に示した実施例と同一部分の説明は省略し、主に、相違点について説明する。図6を参照すると、本実施例は、判定帰還型等化器(DFE;Decision Feedback Equalizer)141を用いたものである。
図6において、AD変換器101、直流遮断フィルタ102、適応等化器103、104、加算器105は、位相1用の等化部100Aを構成しており、AD変換器111、直流遮断フィルタ112、適応等化器113、114、加算器115は、位相2用の等化部110Aを構成しており、等化部100A、110Aの出力が、後段の等化部140に入力される。すなわち、等化部100A、110Aの加算器105、115の出力が、パラレルシリアル変換器145に入力されてシリアルデータに変換され、判定帰還型等化器141に入力される。等化部100A、110Aは、N分周多相回路130から出力される基準クロックを2分周した信号のサンプリングクロック信号CLK1、CLK2で駆動される。等化部140のパラレルシリアル変換器145、シリアルパラレル変換器146は、基準クロックで動作し、判定帰還型等化器141も、基準クロックで動作する。判定帰還型等化器は、例えば等化フィルタ部、データ判別部(識別部)、等化誤差推定部、タップ更新部(LMSアルゴリズム等による)を備えて構成される。図6では、等化フィルタ部、タップ更新部の各機能を、適応等化器143で行い、識別部、等化誤差推定部として、識別器142を備えている。
判定帰還型等化器141において、等化フィルタ部は、よく知られているようにセンタータップからみて現在あるいは未来のデータを合成するFFタップ(FIRフィルタ)と、センタータップからみて過去のデータを合成するFBタップ(FIRフィルタ)を備えている。例えば直接波と遅延波の2波で構成される2波レイリーフェージングモデルの場合、直接波が遅延波より大きい場合、FBタップ入力を用いて遅延波のレプリカを作成し、このレプリカを、受信信号(パラレルシリアル変換器145の出力)に加算器144で加算することで、直接波成分を抽出して、識別器142に供給する。識別器142からの識別誤差は、シリアルパラレル変換回路146でパラレルに変換され、適応等化器103、104と、適応等化器113、114にそれぞれ供給される。
本実施例では、前記実施例と相違して、識別器は1つとされる。
次に、本発明の第3の実施例について説明する。図7は、本発明の第3の実施例の構成を示す図である。図7において、図6と同一構成の要素には、同一の参照符号が付されている。以下では、図6に示した前記実施例と同一部分の説明は省略し、主に、相違点について説明する。図7を参照すると、この実施例の受信回路は、図6に示した構成に、エコーキャンセラー機能が追加されており、例えば図3に示した伝送システム(全二重システム)における受信回路21、28として用いられる。この場合、受信回路21、28は、例えば送信回路20、27からの送信シンボルを入力し、エコー、近端からのクロストークノイズをキャンセルする。
図7を参照すると、本実施例は、図6に示した前記第2の実施例と同様に、判定帰還型等化器(DFE;Decision Feedback Equalizer)141を用いたものであり、さらに、エコーキャンセラー部150、160を備えている。
基準クロックで駆動されるシリアルパラレル変換器170は、図示されない送信回路より偶奇の送信シンボルを、順次、シリアルに入力して、パラレルデータに変換し、それぞれ、適応等化器(適応フィルタ)151、152に共通の送信シンボル(偶シンボル)を供給し、適応等化器(適応フィルタ)161、162に共通の送信シンボル(奇シンボル)を供給する。
等化部110Bに供給されるサンプリングクロック信号CLK2でともに駆動される適応等化器151、152の出力は、加算器153で加算され、加算結果が、等化部100Bの加算器107の一方の入力に供給される。等化部100Bに供給されるサンプリングクロック信号CLK1で駆動される適応等化器161、162の出力は、加算器163で加算され、加算結果が等化部110Bの加算器117の一方の入力に供給される。
等化部100Bの加算器107は、直流遮断フィルタ102の出力と、加算器153の出力とを加算した結果を、等化部100Bの適応等化器103と等化部110Bの適応等化器114へ供給する。等化部110Bの加算器117は、直流遮断フィルタ112の出力と加算器163の出力を加算した結果を、等化部110Bの適応等化器113と、等化部100Bの適応等化器104へ供給する。
等化部140のパラレルシリアル変換器145、シリアルパラレル変換器146は、基準クロックで動作し、判定帰還型等化器141も基準クロックで動作する。またシリアルパラレル変換器170は基準クロックで動作する。
本実施例によれば、エコー、漏話等のノイズを適応的にキャンセルすることができる。
次に、本発明の第4の実施例について説明する。図8は、本発明を適用した一具体例を示す図であり、MIMO(Multiple-Input Multiple-Output)フィルタ構成を備えた受信回路の構成を示す図である。なお、図8では、直流遮断フィルタは省略されている。
図8において、送信回路(TX)401は周波数fsでライン402にシンボルを送信する。受信回路のインターリーブ型AD変換器(TI−ADC)400は、fsを2分周した周波数fs/2で互いに位相の異なるサンプリングクロック信号により、偶奇データをそれぞれサンプルする並列接続された2つのAD変換器よりなる。2つのAD変換器は、サンプラ(403/406)と、サンプラ(403/406)の出力とDCオフセット(Offset1/Offset2)を加算する加算器(404/407)と、加算器(404/407)の出力を入力とする増幅器(アンプ)(405/408)とを備えた構成とされている。一方のAD変換器のオフセット(Offset1)を例えば0.2、ゲインミスマッチ(Gain mismatch1)を0.8、他方のAD変換器のオフセット(Offset2)を例えば−0.3、ゲインミスマッチ(Gain mismatch2)を1.2のように設定される。
図8においても、図1、図6の構成と同様、一方のAD変換器の出力は、適応フィルタ411、413に入力され、他方のAD変換器の出力は、適応フィルタ414、412に入力される。適応フィルタ411、412の出力は、加算器415に入力され、加算器415の出力は、識別器(Decision1)418のデータ端子dataに入力される。識別器(Decison1)418の識別結果(result)は、判定帰還型等化器(DFE)を構成する適応フィルタ416に入力され、識別結果(result1)は、判定帰還型等化器(DFE)を構成する適応フィルタ420に入力され、識別誤差(err)は、適応フィルタ411、412、適応フィルタ416、417に入力される。
適応フィルタ413、414の出力は加算器422に入力され、加算器422の出力は、識別器(Decision2)421のデータ端子dataに入力される。識別器(Decision2)421の識別結果(result)は、判定帰還型等化器(DFE)を構成する適応フィルタ419に入力され、識別結果(result1)は、判定帰還型等化器(DFE)を構成する適応フィルタ417に入力され、識別誤差(err)は、適応フィルタ413、414、適応フィルタ419、420に入力される。
適応フィルタ416、417の出力は、加算器415に入力され、適応フィルタ411、412の出力から減算される。また、適応フィルタ419、420の出力は、加算器422に入力され、適応フィルタ413、414の出力から減算される。なお、図8において、適応フィルタ(ADF)は、図1、図6の適応等化器と同等のものであり、図5に示した構成(適応等化器)で構成される。
図9は、図8に示したMIMO(Multiple-Input Multiple-Output)フィルタ構成の受信回路において、理想位相からのスキュー(単位=1/800MHz)と識別点のシンボルエラーレート(dB)との関係(特性)について、図8のMIMOフィルタの特性(実践)と、比較例としてSISO(Single Input Single Output;一入力一出力)フィルタの特性(破線)について示した図である。図9に示したように、ボーレートは800Mbaud、ADCの変換レートは400Msps(2つのADCを並列化して800Mspsを実現している)、帯域制限フィルタをなすコサインロールオフフィルタのロールオフ率αを0.2とし、伝送路(図8のライン402)は0Km(波形がなまらない条件)、ゲイン、オフセットなしという条件でのシミュレーション結果を示す図である。
SISOフィルタの識別点(例えばレベル識別のビット位置の中央)のSNR(symbol to noise ratio)は、理想位相からのスキューが比率で0.2となると、20dBをきるが、MIMOフィルタ構成では、80dB程度を維持している。またSISOフィルタの識別点SNRは、理想位相からのスキューが0.4となると10dB程度となるが、MIMOフィルタでは、67dB程度を維持している。このように、本実施例のMIMOフィルタ構成によれば、サンプリング位相のずれ(理想位相からのスキュー)が相当量大となっても、識別された受信シンボルのSNRを良好に保つことができる。
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明が適用されるシステムの構成を示す図である。 本発明が適用されるシステムの構成を示す図である。 本発明の一実施例における直流遮断フィルタの構成を示す図である。 本発明の一実施例における適応等化器の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明のさらに他の実施例の構成を示す図である。 本発明のシミュレーション結果を示す図である。 従来のインターリーブ型AD変換器の構成の一例を示す図である。 インターリーブ型AD変換器におけるスキューと誤差の関係を示す図である。 インターリーブ型AD変換器を用いた受信回路の構成を示す図である。
符号の説明
10、19 送信回路
11、18 受信回路
12、17 半導体レーザ(電気光変換器)
13、16 フォトディテクタ(光電気変換器)
14、15 光ファイバ
20、27 送信回路
21、28 受信回路
22、26 ハイブリッド回路
23、25 トランス
24 伝送路
30 遅延器
31 加算器(減算器)
100、100A、100B 等化部
101、111 AD変換器
102、112 直流遮断フィルタ
103、104、113、114 適応等化器
105、115 加算器
106、116、識別器
107、117 加算器
110、110A、110B 等化部
120 パラレルシリアル変換器
130 N分周多相回路
140 等化部
141 判別帰還型等化器
142 識別器
143 適応等化器
144 加算器
145 パラレルシリアル変換器
146 シリアルパラレル変換器
150、160 エコーキャンセラー部
151、152、161、162 適応等化器
153、163 加算器
170 シリアルパラレル変換器
200 FIRフィルタ部
201、203、205 遅延素子(D型レジスタ)
202、204 加算器
206、206、208 乗算器
210 タップ更新部
213、216、219 加算器
211、212、215、218 乗算器
214、217、220 記憶素子(D型レジスタ)
221、222、223 遅延素子(D型レジスタ)
300 インターリーブ型AD変換器
301、302 AD変換器
303 補正回路
304 パラレルシリアル変換器
305 適応等化器
306 識別器
307 N分周多相回路
311、312、313、314 AD変換器
320 パラレルシリアル変換器
330 4相クロック生成回路
400 インターリーブ型AD変換器(TI−ADC)
401 送信回路
402 伝送路
403、406 サンプラ
404、407 加算器
405、408 増幅器
411〜414、416〜420 適応フィルタ
415、422 加算器
418、421 識別器

Claims (20)

  1. 受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器(「AD変換器」という)を複数備え、
    前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、
    前記第1、第2のフィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応する前記AD変換器の特性の補正を行い、
    前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受けて受信シンボルを識別する識別器を備え、
    前記識別器からの識別誤差に基づき前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される、ことを特徴とする受信装置。
  2. 前記フィルタは、対応する前記AD変換器のサンプリング位相及び/又はゲインの補正を行う、ことを特徴とする請求項1に記載の受信装置。
  3. 前記AD変換器の出力を受け、前記AD変換器の出力から直流オフセット成分をキャンセルした信号を、対応する前記フィルタに供給する回路をさらに備えている、ことを特徴とする請求項1に記載の受信装置。
  4. 受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器(「AD変換器」という)を複数備え、
    前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、
    前記第1、第2のフィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応する前記AD変換器の特性の補正を行い、
    前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受け、受信シンボルを識別するとともに、識別誤差を出力する判別帰還型等化器を備え、
    前記判別帰還型等化器から出力される識別誤差に基づき、前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される、ことを特徴とする受信装置。
  5. 前記判別帰還型等化器を、前記複数のAD変換器に対して共通に1つ備え、
    前記複数のAD変換器の各AD変換器のそれぞれに対応して設けられる前記第1及び第2のフィルタの出力を合成した信号を、前記複数のAD変換器分並列に受けて、多重化し、前記判別帰還型等化器に供給する多重化回路と、
    前記多重化回路からの多重化出力を順次受ける前記判別帰還型等化器より受信シンボルとともに出力される識別誤差を順次受け、前記識別誤差を、対応する前記AD変換器の前記第1及び第2のフィルタに供給する分離回路と、
    を備えている、ことを特徴とする請求項に記載の受信装置。
  6. フィルタ係数が可変に制御されるフィルタを含むエコーキャンセラーを備え、
    前記複数のAD変換器の内の対応するAD変換器の出力と前記エコーキャンセラーの出力とを合成した信号が、前記AD変換器に対応する前記フィルタに入力される、ことを特徴とする請求項1に記載の受信装置。
  7. 受信信号をアナログ信号にて入力に受け、互いに位相の異なる第1及び第2のサンプリングクロック信号にそれぞれ応答してディジタル信号に変換して出力する第1及び第2のAD変換器を少なくとも備え、
    前記第1及び第2のAD変換器の出力をそれぞれ入力に受け、前記第1のサンプリングクロック信号で駆動される第1及び第2の適応等化器と、
    前記第2及び第1のAD変換器の出力をそれぞれ入力に受け、前記第2のサンプリングクロック信号で駆動される第3及び第4の適応等化器と、
    前記第1及び第2の適応等化器の出力を第1及び第2の入力に受け加算して出力する第1の加算器と、
    前記第3及び第4の適応等化器の出力を第1及び第2の入力に受け加算して出力する第2の加算器と、
    前記第1の加算器の出力を受け、前記第1のサンプリングクロック信号で駆動され、第1の受信シンボルを識別して出力するとともに第1の識別誤差を出力する第1の識別器と、
    前記第2の加算器の出力を受け、前記第2のサンプリングクロック信号で駆動され、第2の受信シンボルを識別して出力するとともに第2の識別誤差を出力する第2の識別器と、
    を備え、
    前記第1及び第2の適応等化器には、前記第1の識別器からの前記第1の識別誤差が入力され、前記第1及び第2の適応等化器を構成する第1及び第2のフィルタの係数がそれぞれ更新され、
    前記第3及び第4の適応等化器には、前記第2の識別器からの前記第2の識別誤差が入力され、前記第3及び第4の適応等化器をそれぞれ構成する第3及び第4のフィルタの係数がそれぞれ更新され、
    前記第1及び第2の識別器から出力される第1及び第2の受信シンボルを多重化して出力する多重化回路と、
    を備えている、ことを特徴とする受信装置。
  8. 入力される基準クロックを入力して分周し、互いに位相の異なる前記第1及び第2のサンプリングクロック信号を生成する生成回路を備えている、ことを特徴とする請求項に記載の受信装置。
  9. 前記多重化回路は、前記基準クロックで駆動される、ことを特徴とする請求項に記載の受信装置。
  10. 受信信号をアナログ信号にて入力に受け、互いに位相の異なる第1及び第2のサンプリングクロック信号にそれぞれ応答してディジタル信号に変換して出力する第1及び第2のアナログ・ディジタル変換器(「AD変換器」という)を少なくとも備え、
    前記第1及び第2のAD変換器の出力をそれぞれ入力に受け、前記第1のサンプリングクロック信号で駆動される第1及び第2の適応等化器と、
    前記第2及び第1のAD変換器の出力をそれぞれ入力に受け、前記第2のサンプリングクロック信号で駆動される第3及び第4の適応等化器と、
    前記第1及び第2の適応等化器の出力を第1及び第2の入力に受け加算して出力する第1の加算器と、
    前記第3及び第4の適応等化器の出力を第1及び第2の入力に受け加算して出力する第2の加算器と、
    前記第1の加算器の出力と第2の前記第1の加算器の出力を並列に受け多重化して出力する多重化回路と、
    前記多重化回路からの出力を順次受け、前記第1及び第2のAD変換器からの出力にそれぞれ対応する第1及び第2の受信シンボルを識別して出力するともに、識別された前記第1及び第2の受信シンボルに対応する第1及び第2の識別誤差を順次出力する判定帰還型等化器と、
    前記判定帰還型等化器から順次出力される前記第1及び第2の識別誤差を受け、前記第1の識別誤差を前記第1及び第2の適応等化器に供給し、前記第2の識別誤差を前記第3及び第4の適応等化器に供給する分離回路と、
    を備えている、ことを特徴とする受信装置。
  11. 前記判定帰還型等化器は、
    識別器と、
    前記識別器から出力される受信シンボルと識別誤差を受ける適応等化器と、
    前記適応等化器の出力と、前記多重化回路の出力とを加算し、加算結果を前記識別器に供給する加算器と、
    を備えている、ことを特徴とする請求項10に記載の受信装置。
  12. 入力される基準クロックを分周し、互いに位相の異なる前記第1及び第2のサンプリングクロック信号を生成する生成回路を備えている、ことを特徴とする請求項10に記載の受信装置。
  13. 前記判定帰還型等化器、前記多重化回路、前記分離回路は、前記基準クロックで駆動される、ことを特徴とする請求項12に記載の受信装置。
  14. 前記第1及び第2のAD変換器の出力を入力とし、直流成分を遮断する第1及び第2の直流遮断フィルタを備え、
    前記第1の直流遮断フィルタの出力は、前記第1及び第4の適応等化器の入力に共通に接続され、
    前記第2の直流遮断フィルタの出力は、前記第2及び第3の適応等化器の入力に共通に接続されている、ことを特徴とする請求項又はに記載の受信装置。
  15. 前記第1及び第2の直流遮断フィルタが、入力信号を遅延させる遅延回路と、前記入力信号から前記遅延回路の出力を減算する減算器と、を備えている、ことを特徴とする請求項13に記載の受信装置。
  16. 送信シンボルを入力とする適応フィルタよりなる第1、第2のエコーキャンセラーと、
    前記第1の直流遮断フィルタの出力と前記第1のエコーキャンセラーの出力とを加算する第3の加算器と、
    前記第2の直流遮断フィルタの出力と前記第2のエコーキャンセラーの出力とを加算する第4の加算器と、
    を備え、
    前記第3の加算器の出力は、前記第1及び第4の適応等化器の入力に共通に接続され、
    前記第4の加算器の出力は、前記第2及び第3の適応等化器の入力に共通に接続されている、ことを特徴とする請求項14に記載の受信装置。
  17. アナログ信号を入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器(「AD変換器」という)を複数備えたインターリーブ型のアナログ・ディジタル変換装置において、
    前記複数のAD変換器の内の1つのAD変換器に対応して、前記1つのAD変換器の出力を入力とする第1のフィルタと、他のAD変換器の出力を入力とする第2のフィルタとを少なくとも含み、
    前記第1、第2のフィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が適応的に可変され、入力された信号波形の適応等化が行われるとともに、前記AD変換器の特性の補正が行われ、
    前記1つのAD変換器に対応して、前記第1のフィルタの出力と前記第2のフィルタの出力を合成した信号を受けて入力信号を識別する識別器を備え、
    前記識別器からの識別誤差に基づき前記第1のフィルタのフィルタ係数と前記第2のフィルタのフィルタ係数が更新される、ことを特徴とするアナログ・ディジタル変換装置。
  18. 前記フィルタの出力を受けて入力信号を識別する識別器を備え、
    前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される、ことを特徴とする請求項17に記載のアナログ・ディジタル変換装置。
  19. 前記フィルタは、対応する前記AD変換器のサンプリング位相及び/又はゲインの補正を行う、ことを特徴とする請求項17に記載のアナログ・ディジタル変換装置。
  20. 前記AD変換器の出力を受け、前記AD変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えている、ことを特徴とする請求項17に記載のアナログ・ディジタル変換装置。
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