JPH04326869A - 波形等化回路 - Google Patents
波形等化回路Info
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- JPH04326869A JPH04326869A JP3123161A JP12316191A JPH04326869A JP H04326869 A JPH04326869 A JP H04326869A JP 3123161 A JP3123161 A JP 3123161A JP 12316191 A JP12316191 A JP 12316191A JP H04326869 A JPH04326869 A JP H04326869A
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- JP
- Japan
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- adder
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 230000003044 adaptive effect Effects 0.000 claims abstract description 20
- 229940028444 muse Drugs 0.000 claims abstract description 7
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical compound CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】ＭＵＳＥデコーダ等の信号処理回
路における、映像信号の伝送路歪み軽減のためのディジ
タルフィルタによる波形等化回路に関する。
路における、映像信号の伝送路歪み軽減のためのディジ
タルフィルタによる波形等化回路に関する。
【０００２】
【従来技術】ＭＵＳＥデコーダ等における信号の伝送路
歪み軽減用波形等化回路のディジタルフィルタ回路は通
常サンプリング周波数を３２ＭＨｚ、遅延素子に対応し
たタップ数も２４の多段構成からなる。ここで、伝送路
歪みに含まれるゴースト信号成分の等化も合わせて対応
するとなると、ディジタルフィルタ回路のタップ数を大
幅に増加する必要が生ずるとともに、回路処理のための
演算量や回路規模を増大するためコストメリットのない
回路構成となる。
歪み軽減用波形等化回路のディジタルフィルタ回路は通
常サンプリング周波数を３２ＭＨｚ、遅延素子に対応し
たタップ数も２４の多段構成からなる。ここで、伝送路
歪みに含まれるゴースト信号成分の等化も合わせて対応
するとなると、ディジタルフィルタ回路のタップ数を大
幅に増加する必要が生ずるとともに、回路処理のための
演算量や回路規模を増大するためコストメリットのない
回路構成となる。
【０００３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みてなされたもので、ディジタルフィルタ回路の遅延
素子（タップ）数を増加することなく、伝送路歪みに含
まれるゴースト信号成分も合わせて軽減するコストメリ
ットのある波形等化回路を提供するものである。
鑑みてなされたもので、ディジタルフィルタ回路の遅延
素子（タップ）数を増加することなく、伝送路歪みに含
まれるゴースト信号成分も合わせて軽減するコストメリ
ットのある波形等化回路を提供するものである。
【０００４】
【課題を解決するための手段】本発明は、波形等化のた
めに通常の伝送路歪みおよびゴースト信号成分に対応す
る複数のクロック周波数を有する適応形ディジタルフィ
ルタ回路を付加し、等化出力信号と伝送パルス応答用基
準ビッツＶＩＴ信号との二乗平均加算による誤差データ
を演算処理した制御信号を前記適応形ディジタルフィル
タ回路の係数可変乗算器に帰還することを特徴とする。
めに通常の伝送路歪みおよびゴースト信号成分に対応す
る複数のクロック周波数を有する適応形ディジタルフィ
ルタ回路を付加し、等化出力信号と伝送パルス応答用基
準ビッツＶＩＴ信号との二乗平均加算による誤差データ
を演算処理した制御信号を前記適応形ディジタルフィル
タ回路の係数可変乗算器に帰還することを特徴とする。
【０００５】
【作用】図１に示すように、アナログ／ディジタル変換
器１ａ， １ｂ、遅延回路２、図２に示す３２ＭＨｚク
ロック周波数動作の遅延器４ａ，乗算器５部と１６ＭＨ
ｚクロック周波数動作の遅延器４ｂ， 乗算器５部と乗
算器６とからなる適応形ディジタルフィルタ回路３、１
６ＭＨｚクロックのサブサンプリング用スイッチ回路７
、伝送路歪みを軽減した等化信号１２を出力する加算器
８、比較用の基準ビッツＶＩＴ 信号１７を基に帰還用
誤差データ１５を出力する加算器９、演算回路１０の構
成からなり、帰還回路の加算器９出力誤差データ１５を
基に計算した演算回路１０出力制御信号１６により適応
形ディジタルフィルタ回路３の乗算器５の各係数を制御
して３２ＭＨｚクロック周波数動作の遅延器４ａ， 乗
算器５部でゴースト信号成分を軽減する等化処理を行い
、また、１６ＭＨｚクロック周波数動作の遅延器４ｂ，
乗算器５部で通常の伝送路歪みを軽減する等化処理を
行う。
器１ａ， １ｂ、遅延回路２、図２に示す３２ＭＨｚク
ロック周波数動作の遅延器４ａ，乗算器５部と１６ＭＨ
ｚクロック周波数動作の遅延器４ｂ， 乗算器５部と乗
算器６とからなる適応形ディジタルフィルタ回路３、１
６ＭＨｚクロックのサブサンプリング用スイッチ回路７
、伝送路歪みを軽減した等化信号１２を出力する加算器
８、比較用の基準ビッツＶＩＴ 信号１７を基に帰還用
誤差データ１５を出力する加算器９、演算回路１０の構
成からなり、帰還回路の加算器９出力誤差データ１５を
基に計算した演算回路１０出力制御信号１６により適応
形ディジタルフィルタ回路３の乗算器５の各係数を制御
して３２ＭＨｚクロック周波数動作の遅延器４ａ， 乗
算器５部でゴースト信号成分を軽減する等化処理を行い
、また、１６ＭＨｚクロック周波数動作の遅延器４ｂ，
乗算器５部で通常の伝送路歪みを軽減する等化処理を
行う。
【０００６】
【実施例】伝送路歪みには通常の位相歪みに加えてアン
テナ系のゴースト信号成分も含まれている。図１に適応
形ディジタルフィルタ（ＡＤＦ ）による波形等化回路
のブロック図を示し、図２に同適応形ディジタルフィル
タ回路を示す。１ａはＭＵＳＥベースバンド信号１１を
入力とする１６ＭＨｚクロック周波数動作のアナログ／
ディジタル変換器、１ｂは同ＭＵＳＥベースバンド信号
を入力とする３２ＭＨｚクロック周波数動作のアナログ
／ディジタル変換器、２は別系統の信号とタイミングを
合わせるための遅延回路、３は図２の係数可変の乗算器
５を入出力素子とする１クロックラッチ用３２ＭＨｚク
ロック周波数動作の遅延器４ａおよび１６ＭＨｚクロッ
ク周波数動作の遅延器４ｂのπ型に所定段数接続した同
乗算器５複数出力の加算器６からなる３２ＭＨｚクロッ
クの前記アナログ／ディジタル変換器１ｂ出力信号１３
を入力とする適応形ディジタルフィルタ回路、７は同適
応形ディジタルフィルタ回路３出力信号１４を前記遅延
回路２のクロック周波数に合わせるため１／２の周波数
１６ＭＨｚでサブサンプリングするスイッチ回路、８は
同スイッチ回路７出力信号と同出力信号にタイミングを
合わせた同遅延回路２出力信号との加算器、９は同加算
器８出力信号１２と伝送路歪軽減のためのパルス応答用
基準ビッツＶＩＴ 信号１７とを二乗平均加算して誤差
データ１５を出力する加算器、１０は同加算器９出力デ
ータ１５を基に波形等化のアルゴリズムを計算し、伝送
路歪みを等化するための前記適応形ディジタルフィルタ
回路３における乗算器５の所定係数制御信号１６を出力
する演算回路である。
テナ系のゴースト信号成分も含まれている。図１に適応
形ディジタルフィルタ（ＡＤＦ ）による波形等化回路
のブロック図を示し、図２に同適応形ディジタルフィル
タ回路を示す。１ａはＭＵＳＥベースバンド信号１１を
入力とする１６ＭＨｚクロック周波数動作のアナログ／
ディジタル変換器、１ｂは同ＭＵＳＥベースバンド信号
を入力とする３２ＭＨｚクロック周波数動作のアナログ
／ディジタル変換器、２は別系統の信号とタイミングを
合わせるための遅延回路、３は図２の係数可変の乗算器
５を入出力素子とする１クロックラッチ用３２ＭＨｚク
ロック周波数動作の遅延器４ａおよび１６ＭＨｚクロッ
ク周波数動作の遅延器４ｂのπ型に所定段数接続した同
乗算器５複数出力の加算器６からなる３２ＭＨｚクロッ
クの前記アナログ／ディジタル変換器１ｂ出力信号１３
を入力とする適応形ディジタルフィルタ回路、７は同適
応形ディジタルフィルタ回路３出力信号１４を前記遅延
回路２のクロック周波数に合わせるため１／２の周波数
１６ＭＨｚでサブサンプリングするスイッチ回路、８は
同スイッチ回路７出力信号と同出力信号にタイミングを
合わせた同遅延回路２出力信号との加算器、９は同加算
器８出力信号１２と伝送路歪軽減のためのパルス応答用
基準ビッツＶＩＴ 信号１７とを二乗平均加算して誤差
データ１５を出力する加算器、１０は同加算器９出力デ
ータ１５を基に波形等化のアルゴリズムを計算し、伝送
路歪みを等化するための前記適応形ディジタルフィルタ
回路３における乗算器５の所定係数制御信号１６を出力
する演算回路である。
【０００７】伝送路歪みが映像信号処理回路（図示せず
）に接続する加算器８出力信号１２に現れると、加算器
９は同出力信号１２とパルス応答用基準ビッツＶＩＴ
信号１７とを比較して誤差データ１５を出力し、演算回
路１０は同誤差データ１５を基に制御信号１６を生成し
、同制御信号１６により適応形ディジタルフィルタ回路
３の各乗算器５の係数を制御して３２ＭＨｚクロック周
波数動作の遅延器４ａと乗算器５とからなるディジタル
フィルタ部でゴースト信号成分の等化処理を行い、また
、１６ＭＨｚクロック周波数動作の遅延器４ｂと乗算器
５とからなるディジタルフィルタ部で通常の伝送路歪み
の等化処理を行い、帰還回路を介して加算器９出力の誤
差データ１５を常に最小値（０に近づく）にする方向に
制御し、加算器８より伝送路歪みを軽減した等化信号１
２を出力する。
）に接続する加算器８出力信号１２に現れると、加算器
９は同出力信号１２とパルス応答用基準ビッツＶＩＴ
信号１７とを比較して誤差データ１５を出力し、演算回
路１０は同誤差データ１５を基に制御信号１６を生成し
、同制御信号１６により適応形ディジタルフィルタ回路
３の各乗算器５の係数を制御して３２ＭＨｚクロック周
波数動作の遅延器４ａと乗算器５とからなるディジタル
フィルタ部でゴースト信号成分の等化処理を行い、また
、１６ＭＨｚクロック周波数動作の遅延器４ｂと乗算器
５とからなるディジタルフィルタ部で通常の伝送路歪み
の等化処理を行い、帰還回路を介して加算器９出力の誤
差データ１５を常に最小値（０に近づく）にする方向に
制御し、加算器８より伝送路歪みを軽減した等化信号１
２を出力する。
【０００８】
【発明の効果】以上のように本発明は、波形等化用に通
常の伝送路歪みとゴースト信号成分とに対応した複数の
クロック周波数を有する適応形ディジタルフィルタ回路
を付加し、等化出力信号と伝送パルス応答用基準ビッツ
信号ＶＩＴ との誤差データを演算して同ディジタルフ
ィルタ回路の係数可変乗算器に帰還することで、同ディ
ジタルフィルタ回路の遅延素子（タップ）数を増加する
ことなく伝送路歪みに含まれるゴースト信号成分も合わ
せて軽減するコストメリットのある波形等化回路を構成
することができる。
常の伝送路歪みとゴースト信号成分とに対応した複数の
クロック周波数を有する適応形ディジタルフィルタ回路
を付加し、等化出力信号と伝送パルス応答用基準ビッツ
信号ＶＩＴ との誤差データを演算して同ディジタルフ
ィルタ回路の係数可変乗算器に帰還することで、同ディ
ジタルフィルタ回路の遅延素子（タップ）数を増加する
ことなく伝送路歪みに含まれるゴースト信号成分も合わ
せて軽減するコストメリットのある波形等化回路を構成
することができる。
【図１】適応形ディジタルフィルタを有する伝送路歪み
軽減波形等化回路のブロック図である。
軽減波形等化回路のブロック図である。
【図２】図１の適応形ディジタルフィルタの電気回路図
である。
である。
１ａ アナログ／ディジタル変換器
１ｂ アナログ／ディジタル変換器
２ 遅延回路
３ 適応形ディジタルフィルタ回路
４ａ ３２ＭＨｚクロック動作の１クロックラッチ用
遅延器４ｂ １６ＭＨｚクロック動作の１クロックラ
ッチ用遅延器５ 係数可変の乗算器 ６ 加算器 ７ １６ＭＨｚサブサンプリング用スイッチ回路８
加算器 ９ 加算器 １０ 演算回路 １１ ＭＵＳＥベースバンド信号 １２ 伝送路歪みの軽減した等化信号１５ 誤差デ
ータ １６ 係数可変乗算器５の制御信号 １７ 基準ビッツＶＩＴ 信号
遅延器４ｂ １６ＭＨｚクロック動作の１クロックラ
ッチ用遅延器５ 係数可変の乗算器 ６ 加算器 ７ １６ＭＨｚサブサンプリング用スイッチ回路８
加算器 ９ 加算器 １０ 演算回路 １１ ＭＵＳＥベースバンド信号 １２ 伝送路歪みの軽減した等化信号１５ 誤差デ
ータ １６ 係数可変乗算器５の制御信号 １７ 基準ビッツＶＩＴ 信号
Claims (1)
- 【請求項１】 ＭＵＳＥデコーダ等の信号処理回路に
おいて、ＭＵＳＥベースバンド信号を第１のアナログ／
ディジタル変換器を介して信号のタイミングを合わせる
遅延回路に接続するとともに、第２のアナログ／ディジ
タル変換器を介して係数可変の乗算器を入出力とする１
クロックラッチ用遅延器をπ型に多段接続した同乗算器
出力の加算器からなる複数のクロック周波数動作構成の
適応形ディジタルフィルタ回路に接続し、同適応形ディ
ジタルフィルタ回路出力を１／２周期でサブサンプリン
グするスイッチ回路に接続し、同スイッチ回路出力と前
記タイミング合わせの遅延回路出力とをそれぞれ第１の
加算器に接続し、同第１の加算器出力と伝送路歪み軽減
のためのパルス応答用基準ビッツ信号とをそれぞれ第２
の加算器に接続し、同第２の加算器出力データを演算回
路を介して前記適応形ディジタルフィルタ回路に帰還し
、前記第１の加算器より映像信号処理回路に伝送路歪み
の軽減した等化信号を出力してなる波形等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123161A JPH04326869A (ja) | 1991-04-26 | 1991-04-26 | 波形等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123161A JPH04326869A (ja) | 1991-04-26 | 1991-04-26 | 波形等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326869A true JPH04326869A (ja) | 1992-11-16 |
Family
ID=14853695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123161A Pending JPH04326869A (ja) | 1991-04-26 | 1991-04-26 | 波形等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005348156A (ja) * | 2004-06-03 | 2005-12-15 | Nec Electronics Corp | 受信装置及びアナログ・ディジタル変換装置 |
| JP2013031055A (ja) * | 2011-07-29 | 2013-02-07 | Fujitsu Semiconductor Ltd | Ａｄｃ |
-
1991
- 1991-04-26 JP JP3123161A patent/JPH04326869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005348156A (ja) * | 2004-06-03 | 2005-12-15 | Nec Electronics Corp | 受信装置及びアナログ・ディジタル変換装置 |
| US7693214B2 (en) | 2004-06-03 | 2010-04-06 | Nec Electronics Corporation | Receiving device and analog-to-digital conversion device |
| JP2013031055A (ja) * | 2011-07-29 | 2013-02-07 | Fujitsu Semiconductor Ltd | Ａｄｃ |
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