JPH05226975A - 複素適応イコライザーにおける係数を変更するための方法及び装置 - Google Patents
複素適応イコライザーにおける係数を変更するための方法及び装置Info
- Publication number
- JPH05226975A JPH05226975A JP4218738A JP21873892A JPH05226975A JP H05226975 A JPH05226975 A JP H05226975A JP 4218738 A JP4218738 A JP 4218738A JP 21873892 A JP21873892 A JP 21873892A JP H05226975 A JPH05226975 A JP H05226975A
- Authority
- JP
- Japan
- Prior art keywords
- coefficients
- equalizer
- input
- coefficient
- updated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
- H04L2025/03375—Passband transmission
- H04L2025/0342—QAM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
- H04L2025/03439—Fixed structures
- H04L2025/03445—Time domain
- H04L2025/03471—Tapped delay lines
- H04L2025/03477—Tapped delay lines not time-recursive
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03592—Adaptation methods
- H04L2025/03598—Algorithms
- H04L2025/03611—Iterative algorithms
- H04L2025/03617—Time recursive algorithms
Abstract
(57)【要約】
【目的】 デジタル通信において使用される複素適応イ
コライザー(１８)の収束が各フィルタークロックサイク
ルの間にイコライザーの総ての係数を更新することによ
り大きく改良される。 【構成】 Ｎセットの遅延した複素信号データをもたら
すために、複素信号データが複数の連続する遅延ステー
ジ(９４)に通される。各セット及び複素誤差信号のプロ
ダクトがえられる(１００)。イコライザーフィルタへの
選択的入力のためのＮセットの更新された複素係数をも
たらすためにセットについての先行するデータによって
各プロダクトが並行して更新される。図示した実施例の
ように、更新された係数は打ち切られ(１０８)、それら
のゲインはフィルター(３４・・・・・３４M)ＮＩ入力
される前に調節される。更新された係数はイコライザー
フィルターへの入力のための係数セットのクロックスト
リームをもたらすために多重使用されてもよい。イコラ
イザーのＶＬＳＩ実施(１２０)は総て開示された。
コライザー(１８)の収束が各フィルタークロックサイク
ルの間にイコライザーの総ての係数を更新することによ
り大きく改良される。 【構成】 Ｎセットの遅延した複素信号データをもたら
すために、複素信号データが複数の連続する遅延ステー
ジ(９４)に通される。各セット及び複素誤差信号のプロ
ダクトがえられる(１００)。イコライザーフィルタへの
選択的入力のためのＮセットの更新された複素係数をも
たらすためにセットについての先行するデータによって
各プロダクトが並行して更新される。図示した実施例の
ように、更新された係数は打ち切られ(１０８)、それら
のゲインはフィルター(３４・・・・・３４M)ＮＩ入力
される前に調節される。更新された係数はイコライザー
フィルターへの入力のための係数セットのクロックスト
リームをもたらすために多重使用されてもよい。イコラ
イザーのＶＬＳＩ実施(１２０)は総て開示された。
Description
【０００１】
【産業上の利用分野】本発明はデジタル通信に関し、と
りわけ、受信信号におけるシンボル間妨害(intersymbol
interference)を減じるための改良された適応イコライ
ザー(adaptive equalizer)に関するものである。イコラ
イザーの収束時間を大きく短縮することによるフィルタ
ー係数の調節のために、方法と装置が与えられている。
りわけ、受信信号におけるシンボル間妨害(intersymbol
interference)を減じるための改良された適応イコライ
ザー(adaptive equalizer)に関するものである。イコラ
イザーの収束時間を大きく短縮することによるフィルタ
ー係数の調節のために、方法と装置が与えられている。
【０００２】
【従来の技術】例えば、高精細度テレビジョン(ＨＤＴ
Ｖ)信号の放送に使用されるデジタル化されたビデオの
ようなデジタルデータは、末端ユーザーへの通信のため
に、テレストリアル・メートル波(ＶＨＦ)或はデシメー
トル波(ＵＨＦ)アナログチャネルにわたって送信され得
る。アナログチャネルはそれらの入力波形の改悪され、
変更されたバージョンを伝達する。波形の改悪は通常は
統計的であり、可能なバックグラウンド熱ノイズ、イン
パルスノイズ及びフェードのために累積的及び／又は乗
算的である。アナログチャネルによって行われる変更
は、周波数変換、非線形即ち高調波歪み並びにタイムデ
ィスパージョン(time dispersion)である。
Ｖ)信号の放送に使用されるデジタル化されたビデオの
ようなデジタルデータは、末端ユーザーへの通信のため
に、テレストリアル・メートル波(ＶＨＦ)或はデシメー
トル波(ＵＨＦ)アナログチャネルにわたって送信され得
る。アナログチャネルはそれらの入力波形の改悪され、
変更されたバージョンを伝達する。波形の改悪は通常は
統計的であり、可能なバックグラウンド熱ノイズ、イン
パルスノイズ及びフェードのために累積的及び／又は乗
算的である。アナログチャネルによって行われる変更
は、周波数変換、非線形即ち高調波歪み並びにタイムデ
ィスパージョン(time dispersion)である。
【０００３】アナログチャネルを介してデジタルデータ
の通信をするために、そのデータは、例えばパルス振幅
変調(ＰＡＭ)の形をで変調される。典型的には利用可能
なチャネル帯域幅内で送信されるデータの量を増加させ
るために、直角位相振幅変調(ＱＡＭ)が使用される。Ｑ
ＡＭは、１６又は３２ビットと言った複数の情報が“コ
ンステレーション(constellation)”と言われるパター
ンで一緒に送信されるＰＡＭの形である。
の通信をするために、そのデータは、例えばパルス振幅
変調(ＰＡＭ)の形をで変調される。典型的には利用可能
なチャネル帯域幅内で送信されるデータの量を増加させ
るために、直角位相振幅変調(ＱＡＭ)が使用される。Ｑ
ＡＭは、１６又は３２ビットと言った複数の情報が“コ
ンステレーション(constellation)”と言われるパター
ンで一緒に送信されるＰＡＭの形である。
【０００４】パルス振幅変調において、各信号は振幅レ
ベルが送信されたシンボルによって決定されるパルスで
ある。１６−ＱＡＭにおいては、各直角チャネルにおけ
る−３、−１、１及び３のシンボル振幅が一般的であ
る。帯域幅有効デジタル通信システムにおいて、時間分
散チャネルにわたって送信される各シンボルの効果がそ
のシンボルを表すのに用いられるタイムインターバルを
超えて広がる。受信シンボルのオーバーラップの結果に
よるディストーションは、シンボル間妨害(ＩＳＩ)と呼
ばれている。このディストーションは、限定された帯域
幅の低バックグラウンドノイズチャネルにわたる確かな
高速データ送信に対する主たる妨害の一つであった。Ｉ
ＳＩ問題を処理するために“イコライザー”として知ら
れるデバイスが使用される。
ベルが送信されたシンボルによって決定されるパルスで
ある。１６−ＱＡＭにおいては、各直角チャネルにおけ
る−３、−１、１及び３のシンボル振幅が一般的であ
る。帯域幅有効デジタル通信システムにおいて、時間分
散チャネルにわたって送信される各シンボルの効果がそ
のシンボルを表すのに用いられるタイムインターバルを
超えて広がる。受信シンボルのオーバーラップの結果に
よるディストーションは、シンボル間妨害(ＩＳＩ)と呼
ばれている。このディストーションは、限定された帯域
幅の低バックグラウンドノイズチャネルにわたる確かな
高速データ送信に対する主たる妨害の一つであった。Ｉ
ＳＩ問題を処理するために“イコライザー”として知ら
れるデバイスが使用される。
【０００５】通信チャネルによって起こったシンボル間
妨害を減じるために、相当精密な等化が要求される。更
に、チャネル特性は概して前もっては分からない。従っ
て、期待されたチャネル振幅と遅延特性の範囲の平均を
補償するためにコンプロマイズ(compromise)(又は統計
的)イコライザーが設計され使用されるのが普通であ
る。平均最小二乗(ＬＭＳ)誤差適応フィルタリング技術
が適応等化アルゴリズムとして、２０年以上にわたって
一般に使用されてきた。このアルゴリズムはB.Widrow及
びM.E.Hoff,Jr.の“Adaptive Switching Circuits”IRE
Wescon Conv.Rec.,Part4,pp.96-104,Aug.1960に記載さ
れている。シンボル間妨害を減少させるために適応イコ
ライザーにおいてＬＭＳアルゴリズムを使用すること
が、U.S.H.Qureshi,“Adaptive Equalization”,Proc.I
EEE,Vol.73,NO.9,pp.1349-1387,September1987で議論さ
れている。
妨害を減じるために、相当精密な等化が要求される。更
に、チャネル特性は概して前もっては分からない。従っ
て、期待されたチャネル振幅と遅延特性の範囲の平均を
補償するためにコンプロマイズ(compromise)(又は統計
的)イコライザーが設計され使用されるのが普通であ
る。平均最小二乗(ＬＭＳ)誤差適応フィルタリング技術
が適応等化アルゴリズムとして、２０年以上にわたって
一般に使用されてきた。このアルゴリズムはB.Widrow及
びM.E.Hoff,Jr.の“Adaptive Switching Circuits”IRE
Wescon Conv.Rec.,Part4,pp.96-104,Aug.1960に記載さ
れている。シンボル間妨害を減少させるために適応イコ
ライザーにおいてＬＭＳアルゴリズムを使用すること
が、U.S.H.Qureshi,“Adaptive Equalization”,Proc.I
EEE,Vol.73,NO.9,pp.1349-1387,September1987で議論さ
れている。
【０００６】ＬＭＳイコライザーにおいては、イコライ
ザーフィルター係数が平均二乗誤差を、即ち、総てのＩ
ＳＩ期間とイコライザーの出力でのノイズパワーを加え
た二乗和を、最小にするように選択される。それ故、Ｌ
ＭＳイコライザーはその出力での信号対歪み比を、イコ
ライザータイムスパンとイコライザーを介する遅延の拘
束の中で最大にする。レギュラーデータの送信開始前
に、未知のチャネルのためのＬＭＳイコライザーの自動
合成がトレーニングピリオド中に行われてもよい。これ
は一般に、一組の連立方程式の反復解を含む。トレーニ
ングピリオド中、既知の信号が送信され、上記チャネル
特性の情報を得るために受信器内にその信号の同期ヴァ
ージョンが発生させられる。トレーニング信号は周期的
に孤立したパルス又は広く知られている最大長シフトレ
ジスターのような広く均一なスペクトルの連続シーケン
ス又はプソイド−ノイズ・シーケンスから構成されても
よい。 イコライザー性能の重要な面はその集中であ
り、それは一般に最小レベル（理想的にはゼロ）で確定
するためにイコライザー内における誤差分散に要求され
るシンボルピリオド内の時間によって測定される。デー
タ受信器についての最も有効なオペレーションを得るた
めに、イコライザー収束時間は最小にされねばならな
い。
ザーフィルター係数が平均二乗誤差を、即ち、総てのＩ
ＳＩ期間とイコライザーの出力でのノイズパワーを加え
た二乗和を、最小にするように選択される。それ故、Ｌ
ＭＳイコライザーはその出力での信号対歪み比を、イコ
ライザータイムスパンとイコライザーを介する遅延の拘
束の中で最大にする。レギュラーデータの送信開始前
に、未知のチャネルのためのＬＭＳイコライザーの自動
合成がトレーニングピリオド中に行われてもよい。これ
は一般に、一組の連立方程式の反復解を含む。トレーニ
ングピリオド中、既知の信号が送信され、上記チャネル
特性の情報を得るために受信器内にその信号の同期ヴァ
ージョンが発生させられる。トレーニング信号は周期的
に孤立したパルス又は広く知られている最大長シフトレ
ジスターのような広く均一なスペクトルの連続シーケン
ス又はプソイド−ノイズ・シーケンスから構成されても
よい。 イコライザー性能の重要な面はその集中であ
り、それは一般に最小レベル（理想的にはゼロ）で確定
するためにイコライザー内における誤差分散に要求され
るシンボルピリオド内の時間によって測定される。デー
タ受信器についての最も有効なオペレーションを得るた
めに、イコライザー収束時間は最小にされねばならな
い。
【０００７】あらゆる初期トレーニングピリオドの後
に、適応イコライザーの係数が絶えず決定命令方式で調
節されてもよい。このモードでは、誤差信号は送信され
たシーケンスの最終受信器評価（正確である必要はな
い。）から得られる。通常のオペレーションにおいて
は、受信器の決定は高い確立で正確であり、誤差評価は
適応イコライザーがしばしば正確な等化を維持すること
を許容するのに十分なほど正確である。更に、決定命令
適応イコライザーはチャネル特性のゆっくりとした変化
又はサンプラーフェイズ(sampler phase)におけるスロ
ージッタ(slow jitter)のような受信器フロントエンド
の線形動揺をたどることができる。
に、適応イコライザーの係数が絶えず決定命令方式で調
節されてもよい。このモードでは、誤差信号は送信され
たシーケンスの最終受信器評価（正確である必要はな
い。）から得られる。通常のオペレーションにおいて
は、受信器の決定は高い確立で正確であり、誤差評価は
適応イコライザーがしばしば正確な等化を維持すること
を許容するのに十分なほど正確である。更に、決定命令
適応イコライザーはチャネル特性のゆっくりとした変化
又はサンプラーフェイズ(sampler phase)におけるスロ
ージッタ(slow jitter)のような受信器フロントエンド
の線形動揺をたどることができる。
【０００８】ステップサイズが大きくなるほど、イコラ
イザートラッキング能力は速くなる。しかし、コンプロ
マイズ(compromise)が第１トラッキングとイコライザー
の過剰平均二乗誤差(ＭＳＥ)との間になされなければな
らない。過剰ＭＳＥは過度の最小達成ＭＳＥ（最大セッ
ティングで凍結するタップゲインをともなう。）におけ
る誤差パワーの部分である。この過剰ＭＳＥは最大セッ
ティングの回りでふらつくタップゲインによって起こる
のだが、直接イコライザー係数の数、ステップサイズ及
びチャネルノイズパワーに比例する。
イザートラッキング能力は速くなる。しかし、コンプロ
マイズ(compromise)が第１トラッキングとイコライザー
の過剰平均二乗誤差(ＭＳＥ)との間になされなければな
らない。過剰ＭＳＥは過度の最小達成ＭＳＥ（最大セッ
ティングで凍結するタップゲインをともなう。）におけ
る誤差パワーの部分である。この過剰ＭＳＥは最大セッ
ティングの回りでふらつくタップゲインによって起こる
のだが、直接イコライザー係数の数、ステップサイズ及
びチャネルノイズパワーに比例する。
【０００９】
【発明が解決しようとする課題】多くの送信システムは
複素信号セットから構成される変調技術を使用してい
る。言い換えると、その信号は同相(Ｉ)チャネルと呼ば
れる実軸と直角位相(Ｑ)チャネルと呼ばれる虚軸をもつ
複素平面におけるベクトルとして見られる。従って、こ
れらの信号がチャネルディストーション及び受信器損傷
の支配を受けているときは、ＩチャネルとＱチャネルと
の間のクロストークが現れ、複素適応イコライザーが必
要となる。この場合、イコライザーの係数は複素数とな
る。上記の場合、もし、チャネルディストーションが受
信器によって知られないならば、係数はシステムがチャ
ネルディストーションをキャンセルする用に働いた後に
調節されねばならない。複素適応イコライザー中の「適
応」は、係数の継続調節を示している。
複素信号セットから構成される変調技術を使用してい
る。言い換えると、その信号は同相(Ｉ)チャネルと呼ば
れる実軸と直角位相(Ｑ)チャネルと呼ばれる虚軸をもつ
複素平面におけるベクトルとして見られる。従って、こ
れらの信号がチャネルディストーション及び受信器損傷
の支配を受けているときは、ＩチャネルとＱチャネルと
の間のクロストークが現れ、複素適応イコライザーが必
要となる。この場合、イコライザーの係数は複素数とな
る。上記の場合、もし、チャネルディストーションが受
信器によって知られないならば、係数はシステムがチャ
ネルディストーションをキャンセルする用に働いた後に
調節されねばならない。複素適応イコライザー中の「適
応」は、係数の継続調節を示している。
【００１０】複素適応イコライザーを含む従来技術の適
応イコライザーは、ＬＭＳアルゴリズムの比較的長い収
束時間により不利益を受ける。別のアルゴリズム、例え
ば再帰最小二乗(ＲＬＳ)アルゴリズムはこの欠点を克服
するために発展してきた。そして、ＲＬＳアルゴリズム
は実際にＬＭＳよりも速く集中する。しかし、ＲＬＳは
実行がＬＭＳよりも複雑であり、ＲＬＳアルゴリズムに
関する数値安定の問題もある。それ故、従来技術はＲＬ
Ｓ技術の欠点を避けるため、収束時間がより長くなるＬ
ＭＳ方法を許容してきた。
応イコライザーは、ＬＭＳアルゴリズムの比較的長い収
束時間により不利益を受ける。別のアルゴリズム、例え
ば再帰最小二乗(ＲＬＳ)アルゴリズムはこの欠点を克服
するために発展してきた。そして、ＲＬＳアルゴリズム
は実際にＬＭＳよりも速く集中する。しかし、ＲＬＳは
実行がＬＭＳよりも複雑であり、ＲＬＳアルゴリズムに
関する数値安定の問題もある。それ故、従来技術はＲＬ
Ｓ技術の欠点を避けるため、収束時間がより長くなるＬ
ＭＳ方法を許容してきた。
【００１１】ＬＭＳアルゴリズムはそれを実行するのに
他のアルゴリズム例えばＲＬＳほど複雑ではないが、実
際のハードウエアはまだ、浮動小数点信号プロセッサー
が十分速くないようなシステムでアルゴリズムを実行す
ることが求められる。従って、システムの能力を犠牲に
することなくハードウエアを最小にするＬＭＳアルゴリ
ズムの実行をもたらすことは有利なことである。不当に
複雑さを増すことなく、改良された集中性能（即ち、よ
り速い収束時間）を有するＬＭＳ適応イコライザーをも
たらすこともさらに有利なことである。更にまた、例え
ば超大規模集積回路(ＶＬＳＩ)デバイスのような集積回
路で容易に実行できる適応イコライザーをもたらすこと
も有利なことである。
他のアルゴリズム例えばＲＬＳほど複雑ではないが、実
際のハードウエアはまだ、浮動小数点信号プロセッサー
が十分速くないようなシステムでアルゴリズムを実行す
ることが求められる。従って、システムの能力を犠牲に
することなくハードウエアを最小にするＬＭＳアルゴリ
ズムの実行をもたらすことは有利なことである。不当に
複雑さを増すことなく、改良された集中性能（即ち、よ
り速い収束時間）を有するＬＭＳ適応イコライザーをも
たらすこともさらに有利なことである。更にまた、例え
ば超大規模集積回路(ＶＬＳＩ)デバイスのような集積回
路で容易に実行できる適応イコライザーをもたらすこと
も有利なことである。
【００１２】本発明は上記の利点を有する適応イコライ
ザーをもたらす。
ザーをもたらす。
【００１３】
【課題を解決するための手段】本発明に従って、複素適
応イコライザーにおける係数を更新するための方法がも
たらされる。複素信号データはＮセットの遅延された複
素信号データをもたらすために複数の連続する遅延ステ
ージを通る。各セット及び複素誤差信号のプロダクトが
得られ、イコライザーフィルターへの選択された入力に
ついてのＮセットの更新された複素係数をもたらすため
に、各プロダクトはセットについてのそれよりも前のデ
ータによって連続的に改められる。各連続する遅延ステ
ージ及び誤差信号から得られるプロダクトを連続的に更
新してゆくことにより、イコライザーの収束時間は十分
に短縮される。
応イコライザーにおける係数を更新するための方法がも
たらされる。複素信号データはＮセットの遅延された複
素信号データをもたらすために複数の連続する遅延ステ
ージを通る。各セット及び複素誤差信号のプロダクトが
得られ、イコライザーフィルターへの選択された入力に
ついてのＮセットの更新された複素係数をもたらすため
に、各プロダクトはセットについてのそれよりも前のデ
ータによって連続的に改められる。各連続する遅延ステ
ージ及び誤差信号から得られるプロダクトを連続的に更
新してゆくことにより、イコライザーの収束時間は十分
に短縮される。
【００１４】好適実施例において、各更新されたセット
の複素係数は打ち切られ、そのゲインはイコライザーフ
ィルターによるフィルタリングに適したレベルで係数を
もたらすように調節される。調節され、打ち切られた係
数のセットはイコライザーフィルターへの入力のための
係数セットのクロックトストリーム(clocked stream)を
もたらすために多重使用される。
の複素係数は打ち切られ、そのゲインはイコライザーフ
ィルターによるフィルタリングに適したレベルで係数を
もたらすように調節される。調節され、打ち切られた係
数のセットはイコライザーフィルターへの入力のための
係数セットのクロックトストリーム(clocked stream)を
もたらすために多重使用される。
【００１５】本発明は適応イコライザーにおいて係数を
更新するための装置の提供も行う。入力信号からの複数
の遅延信号データのセットを提供するために、複数の連
続遅延ステージが連結される。複数のプロダクトを提供
するために、誤差信号により遅延した信号データの各セ
ットを乗じるための手段がもたらされる。更新された係
数の複数のセットをもたらすために先行するプロダクト
データにより、手段が連続的に各プロダクトを更新す
る。更新された係数セットは、選択的にイコライザーフ
ィルターステージに入力される。
更新するための装置の提供も行う。入力信号からの複数
の遅延信号データのセットを提供するために、複数の連
続遅延ステージが連結される。複数のプロダクトを提供
するために、誤差信号により遅延した信号データの各セ
ットを乗じるための手段がもたらされる。更新された係
数の複数のセットをもたらすために先行するプロダクト
データにより、手段が連続的に各プロダクトを更新す
る。更新された係数セットは、選択的にイコライザーフ
ィルターステージに入力される。
【００１６】図示された実施例においては、更新手段は
複数の並行処理経路からなり、各々前記プロダクトの一
つを更新するためのものである。各並行処理経路は、多
重使用手段と更新された係数セットをイコライザーフィ
ルターステージに選択的に入力するための手段との間に
連結される。各並行処理経路は、多重使用手段からのプ
ロダクトを受けるための第１入力、第２入力及び出力を
有する加算器から成る。遅延回路が加算器出力からの受
信プロダクトデータに連結され、遅延されたプロダクト
データを第２加算器入力に連結している。加算器出力を
選択された入力手段に連結するための手段が提供されて
いる。
複数の並行処理経路からなり、各々前記プロダクトの一
つを更新するためのものである。各並行処理経路は、多
重使用手段と更新された係数セットをイコライザーフィ
ルターステージに選択的に入力するための手段との間に
連結される。各並行処理経路は、多重使用手段からのプ
ロダクトを受けるための第１入力、第２入力及び出力を
有する加算器から成る。遅延回路が加算器出力からの受
信プロダクトデータに連結され、遅延されたプロダクト
データを第２加算器入力に連結している。加算器出力を
選択された入力手段に連結するための手段が提供されて
いる。
【００１７】並行処理経路は更に、更新された係数を打
ち切るために加算器と選択された入力手段との間に連結
された手段から成る。更新された係数のゲインを調節す
るために、加算器出力と選択された入力手段との間に手
段がもたらされてもよい。イコライザーフィルターステ
ージに入力するための係数セットのクロックトストリー
ムをもたらすために、更新された係数のセットが乗じら
れてもよい。
ち切るために加算器と選択された入力手段との間に連結
された手段から成る。更新された係数のゲインを調節す
るために、加算器出力と選択された入力手段との間に手
段がもたらされてもよい。イコライザーフィルターステ
ージに入力するための係数セットのクロックトストリー
ムをもたらすために、更新された係数のセットが乗じら
れてもよい。
【００１８】集積回路実現において、多重使用手段は複
数の遅延ステージに対応する複数の多重使用ステージか
らなり得る。更新する手段は同様に、複数の遅延及び多
重使用ステージに対応する複数の更新するステージから
なってもよい。このように、対応する遅延、多重使用及
び更新ステージの組が遅延された信号データのセットの
ための並行処理経路を形成する。並行経路は次に集積回
路内でスライスとして実現される。
数の遅延ステージに対応する複数の多重使用ステージか
らなり得る。更新する手段は同様に、複数の遅延及び多
重使用ステージに対応する複数の更新するステージから
なってもよい。このように、対応する遅延、多重使用及
び更新ステージの組が遅延された信号データのセットの
ための並行処理経路を形成する。並行経路は次に集積回
路内でスライスとして実現される。
【００１９】
【実施例】図１に示した送信システムにおいて、送信さ
れるべき信号が入力ターミナル１０を介して送信器１２
に入力される。信号はデジタルデータを含み、例えば、
周知のＱＡＭ技術を使用するアナログキャリアー上で変
調される。ＱＡＭ変調データは複素信号であり、実成分
Ｉと虚成分Ｑを含む。送信器１２は在来のものであり、
周知のＶＨＦ又はＵＨＦ送信器等である。
れるべき信号が入力ターミナル１０を介して送信器１２
に入力される。信号はデジタルデータを含み、例えば、
周知のＱＡＭ技術を使用するアナログキャリアー上で変
調される。ＱＡＭ変調データは複素信号であり、実成分
Ｉと虚成分Ｑを含む。送信器１２は在来のものであり、
周知のＶＨＦ又はＵＨＦ送信器等である。
【００２０】送信された信号は地上ＶＨＦ又はＵＨＦ通
信チャネルのようなチャネル１４を介して、ＱＡＭデー
タに対する直角位相復調器を含む受信器に伝達されてい
る。直角位相復調器１６は在来の構成要素であり、複素
適応イコライザー１８に入力するために受信データの成
分Ｉ及びＱを引き出す。複素適応イコライザーそれ自体
はよく知られた技術である。本発明はＬＭＳアルゴリズ
ムを用い、収束時間の短縮した改良イコライザーをもた
らすものである。図１に示したように、複素適応イコラ
イザー１８に入力される受信されたチャネルデータは、
等化されていないが、それは、通信チャネル１４による
振幅及び／又は遅延ディストーションによって引き起こ
されるシンボル間妨害による。複素適応イコライザー１
８はこのディストーションを補償し、等化されたチャネ
ルデータＩequ及びＱequを出力する。その等化チャネル
データは、例えばＨＤＴＶビデオ情報を構成し得る送信
された情報データを検索するために在来のデコーダ２０
に入力される。
信チャネルのようなチャネル１４を介して、ＱＡＭデー
タに対する直角位相復調器を含む受信器に伝達されてい
る。直角位相復調器１６は在来の構成要素であり、複素
適応イコライザー１８に入力するために受信データの成
分Ｉ及びＱを引き出す。複素適応イコライザーそれ自体
はよく知られた技術である。本発明はＬＭＳアルゴリズ
ムを用い、収束時間の短縮した改良イコライザーをもた
らすものである。図１に示したように、複素適応イコラ
イザー１８に入力される受信されたチャネルデータは、
等化されていないが、それは、通信チャネル１４による
振幅及び／又は遅延ディストーションによって引き起こ
されるシンボル間妨害による。複素適応イコライザー１
８はこのディストーションを補償し、等化されたチャネ
ルデータＩequ及びＱequを出力する。その等化チャネル
データは、例えばＨＤＴＶビデオ情報を構成し得る送信
された情報データを検索するために在来のデコーダ２０
に入力される。
【００２１】図２は複素適応イコライザー１８の実施例
詳細に示したものである。直行位相変調器からの等化さ
れていないチャネルデータが、ターミナル３０，３２の
各々に入力される。ターミナル３０は実(Ｉ)変調器チャ
ネルデータを、ターミナル３２は虚(Ｑ)変調器チャネル
データを受け取る。変調されたＩ及びＱ信号の各々は、
Ｎタップ有限インパルス応答(ＦＩＲ)フィルター及びｑ
ビット量子化器の双方に入力されるｍビットバイトから
成る。量子化器３８はＮ係数更新計算回路３６に入力す
るために各ｍビットバイトをより小さいバイトに量子化
する。
詳細に示したものである。直行位相変調器からの等化さ
れていないチャネルデータが、ターミナル３０，３２の
各々に入力される。ターミナル３０は実(Ｉ)変調器チャ
ネルデータを、ターミナル３２は虚(Ｑ)変調器チャネル
データを受け取る。変調されたＩ及びＱ信号の各々は、
Ｎタップ有限インパルス応答(ＦＩＲ)フィルター及びｑ
ビット量子化器の双方に入力されるｍビットバイトから
成る。量子化器３８はＮ係数更新計算回路３６に入力す
るために各ｍビットバイトをより小さいバイトに量子化
する。
【００２２】図２に示すように、イコライザー１８はＭ
セット又はステージから成り、各々ＮタップＦＩＲフィ
ルター回路及びＮ係数更新計算回路を含む。最終(Ｍ番
目)ステージの後に、最後のＮタップＦＩＲフィルター
回路からの出力はアドレス４０，４２に結合され、実等
化チャネルデータＩと虚等化チャネルデータＱをもたら
す。等化されたＩ及びＱデータは、誤差信号発生器４４
にも入力され、該信号器は更新計算回路３６及び３６M
の各々にフィードバックされる誤差信号を出力する。好
適実施例では、誤差信号発生器４４は、読取り専用メモ
リ(ＰＲＯＭ)にアドレスするのに使用されるＱ及びＩデ
ータに応答する前以て計算され、記憶された誤差値を出
力するプログラム可能な読取りＰＲＯＭから成る。記憶
された誤差値は周知のＬＭＳアルゴリズムを用いて前以
て計算されている。
セット又はステージから成り、各々ＮタップＦＩＲフィ
ルター回路及びＮ係数更新計算回路を含む。最終(Ｍ番
目)ステージの後に、最後のＮタップＦＩＲフィルター
回路からの出力はアドレス４０，４２に結合され、実等
化チャネルデータＩと虚等化チャネルデータＱをもたら
す。等化されたＩ及びＱデータは、誤差信号発生器４４
にも入力され、該信号器は更新計算回路３６及び３６M
の各々にフィードバックされる誤差信号を出力する。好
適実施例では、誤差信号発生器４４は、読取り専用メモ
リ(ＰＲＯＭ)にアドレスするのに使用されるＱ及びＩデ
ータに応答する前以て計算され、記憶された誤差値を出
力するプログラム可能な読取りＰＲＯＭから成る。記憶
された誤差値は周知のＬＭＳアルゴリズムを用いて前以
て計算されている。
【００２３】最後のステージＮタップＦＩＲフィルター
回路３４Mが図３に非常に詳細に示されている。前にあ
るステージからの実及び虚チャネルデータを受けるため
に四つのＦＩＲフィルター５８，６０，６２及び６４が
もたらされていることが示されている。ｍビットバイト
の形の実データがターミナル５０で受けられ、Ｎタップ
フィルター５８，６０の各々に入力されている。ｍビッ
トバイトの虚データは、ＮタップＦＩＲフィルター６
２，６４への入力のためにターミナル５４で受けられ
る。
回路３４Mが図３に非常に詳細に示されている。前にあ
るステージからの実及び虚チャネルデータを受けるため
に四つのＦＩＲフィルター５８，６０，６２及び６４が
もたらされていることが示されている。ｍビットバイト
の形の実データがターミナル５０で受けられ、Ｎタップ
フィルター５８，６０の各々に入力されている。ｍビッ
トバイトの虚データは、ＮタップＦＩＲフィルター６
２，６４への入力のためにターミナル５４で受けられ
る。
【００２４】更新計算回路３６、３６M(図２参照)によ
って発生した係数はＮタップフィルター回路のターミナ
ル５２，５６に入力される。特に、ターミナル５２はフ
ィルター５８，６４への入力のために実係数を受け、タ
ーミナル５６はフィルター６０，６２への入力のために
虚係数を受ける。フィルター５８，６２の出力は実フィ
ルターデータをもたらすために加算器６６内で引かれ
る。フィルター６０，６４の出力は虚フィルターデータ
をもたらすために加算器６８内で加えられる。このよう
なＮタップＦＩＲフィルター回路の働きは、最前引用し
たS.U.H.Qureshiの論文、例えば、その中の第１３５５
〜１３５６頁に非常に詳しく記載されている。 図４は
ＦＩＲフィルターの理論的構造を示しており、それはし
ばしばこのようなフィルターの記載に使用されている。
しかし、図４の構成はしばしば使用される。それは、例
えば加算器７８のようなＮ入力加算器を作る複雑さのた
め、及び、集積回路実施にＮ個の出力ピンを必要とする
Ｎ遅延要素出力をもたらす必要からである。図示された
理論的構成においては、データ（実数又は虚数のいずれ
か）はターミナル７０から複数の連続する遅延要素７４
ａ、７４ｂ、・・・・７４ｎに入力される。係数データ
は連結したマルチプライヤー７６ａ、７６ｂ、７６ｃ、
７６ｎ＋１の使用のために複数のターミナル７２ａ、７
２ｂ、７２ｃ、・・・・７２ｎ＋１の各々に入力され
る。マルチプライヤーは遅延ステージ７４ａから７４ｎ
による連続的遅延に従い、入力データとともに係数のプ
ロダクトを得る。プロダクトは図３で示した適切な加算
器６６又は６８への出力のために加算器７８内で加えら
れる。従って、Ｎ個の遅延要素７４ａから７４ｎの出力
は、以前のデータのベクトルを形成し、ＬＭＳアルゴリ
ズムに関してＦＩＲ係数を更新するために使用される。
って発生した係数はＮタップフィルター回路のターミナ
ル５２，５６に入力される。特に、ターミナル５２はフ
ィルター５８，６４への入力のために実係数を受け、タ
ーミナル５６はフィルター６０，６２への入力のために
虚係数を受ける。フィルター５８，６２の出力は実フィ
ルターデータをもたらすために加算器６６内で引かれ
る。フィルター６０，６４の出力は虚フィルターデータ
をもたらすために加算器６８内で加えられる。このよう
なＮタップＦＩＲフィルター回路の働きは、最前引用し
たS.U.H.Qureshiの論文、例えば、その中の第１３５５
〜１３５６頁に非常に詳しく記載されている。 図４は
ＦＩＲフィルターの理論的構造を示しており、それはし
ばしばこのようなフィルターの記載に使用されている。
しかし、図４の構成はしばしば使用される。それは、例
えば加算器７８のようなＮ入力加算器を作る複雑さのた
め、及び、集積回路実施にＮ個の出力ピンを必要とする
Ｎ遅延要素出力をもたらす必要からである。図示された
理論的構成においては、データ（実数又は虚数のいずれ
か）はターミナル７０から複数の連続する遅延要素７４
ａ、７４ｂ、・・・・７４ｎに入力される。係数データ
は連結したマルチプライヤー７６ａ、７６ｂ、７６ｃ、
７６ｎ＋１の使用のために複数のターミナル７２ａ、７
２ｂ、７２ｃ、・・・・７２ｎ＋１の各々に入力され
る。マルチプライヤーは遅延ステージ７４ａから７４ｎ
による連続的遅延に従い、入力データとともに係数のプ
ロダクトを得る。プロダクトは図３で示した適切な加算
器６６又は６８への出力のために加算器７８内で加えら
れる。従って、Ｎ個の遅延要素７４ａから７４ｎの出力
は、以前のデータのベクトルを形成し、ＬＭＳアルゴリ
ズムに関してＦＩＲ係数を更新するために使用される。
【００２５】実際には図５で示したようなＦＩＲフィル
ター構造が使用される。データ（実数又は虚数）は複数
のマルチプライヤー８４ａ、８４ｂ、８４ｃ、・・・・
８４ｎの各々に使用するためにターミナル８０に入力さ
れる。係数は各ターミナル８２ａ、８２ｂ、８２ｃ、・
・・・８２ｎで各マルチプライヤーに入力される。入力
データと係数のプロダクトは加算器８８ａ、８８ｂ、・
・・・８８n-1を介して各遅延回路８６ａ、８６ｂ、・
・・・８６ｎへ入力される。遅延回路８６ｎの出力は図
３の加算器６６又は６８への入力のためにろ過されたデ
ータから成る。ＦＩＲフィルターの働きは当業者には周
知であり、例えば、上記のS.U.H.Qureshiの論文の1357
〜1359頁に記載されている。
ター構造が使用される。データ（実数又は虚数）は複数
のマルチプライヤー８４ａ、８４ｂ、８４ｃ、・・・・
８４ｎの各々に使用するためにターミナル８０に入力さ
れる。係数は各ターミナル８２ａ、８２ｂ、８２ｃ、・
・・・８２ｎで各マルチプライヤーに入力される。入力
データと係数のプロダクトは加算器８８ａ、８８ｂ、・
・・・８８n-1を介して各遅延回路８６ａ、８６ｂ、・
・・・８６ｎへ入力される。遅延回路８６ｎの出力は図
３の加算器６６又は６８への入力のためにろ過されたデ
ータから成る。ＦＩＲフィルターの働きは当業者には周
知であり、例えば、上記のS.U.H.Qureshiの論文の1357
〜1359頁に記載されている。
【００２６】一般に、各フィルタークロックサイクルに
つき、ＦＩＲフィルターの係数一つだけが変更される。
従って、Ｎタップフィルターの一つの完全な調節を行う
には、Ｎフィルタークロックサイクルかかる。Ｍ、Ｎタ
ップフィルター及び、係数更新計算回路が図２に示され
るように縦続接続されるときは、総てのＭ×Ｎタップを
更新するのにＮフィルタークロックサイクルだけかか
る。従来技術の設計では、各フィルタークロックサイク
ル毎にＦＩＲフィルターの係数一つだけが変えられるの
で、他の総ての係数は次の更新サイクルまでそれらの従
前の状態が維持された。このことは、このようなフィル
ターを用いる適応イコライザーについてのより長い収束
時間をもたらす結果となる。
つき、ＦＩＲフィルターの係数一つだけが変更される。
従って、Ｎタップフィルターの一つの完全な調節を行う
には、Ｎフィルタークロックサイクルかかる。Ｍ、Ｎタ
ップフィルター及び、係数更新計算回路が図２に示され
るように縦続接続されるときは、総てのＭ×Ｎタップを
更新するのにＮフィルタークロックサイクルだけかか
る。従来技術の設計では、各フィルタークロックサイク
ル毎にＦＩＲフィルターの係数一つだけが変えられるの
で、他の総ての係数は次の更新サイクルまでそれらの従
前の状態が維持された。このことは、このようなフィル
ターを用いる適応イコライザーについてのより長い収束
時間をもたらす結果となる。
【００２７】本発明はフィルターが１サイクルにつき１
係数の更新のみが可能であるものでも、各フィルターサ
イクルでＮ個の係数総てを更新することにより、イコラ
イザーの収束時間を減少させる。係数は連続的に更新さ
れるので、それらの収束時間は減少される。
係数の更新のみが可能であるものでも、各フィルターサ
イクルでＮ個の係数総てを更新することにより、イコラ
イザーの収束時間を減少させる。係数は連続的に更新さ
れるので、それらの収束時間は減少される。
【００２８】本発明は係数を更新するために、量子化の
形態でＬＭＳアルゴリズムを実現する。非量子化形態で
のアルゴリズムは、 Ｃn+1＝Ｃn＋△ＥnＸ°n で表される。ここで、Ｃnは係数の複素ベクトル、Ｘnは
遅延データの複素ベクトル、°は複素共役を意味し、Ｅ
は複素誤差信号、△は倍率(scale factor)である。量子
化された形態のアルゴリズムは、 Ｑm［Ｃn+1］＝Ｑm［Ｃn］＋δＱs［Ｅn］Ｑq［Ｘ°n］ で表される。Ｑiはｉビット量子化器、δは倍率であ
り、最終量子化係数はＱp｛Ｑm［Ｃn+1］｝で与えられ
る。
形態でＬＭＳアルゴリズムを実現する。非量子化形態で
のアルゴリズムは、 Ｃn+1＝Ｃn＋△ＥnＸ°n で表される。ここで、Ｃnは係数の複素ベクトル、Ｘnは
遅延データの複素ベクトル、°は複素共役を意味し、Ｅ
は複素誤差信号、△は倍率(scale factor)である。量子
化された形態のアルゴリズムは、 Ｑm［Ｃn+1］＝Ｑm［Ｃn］＋δＱs［Ｅn］Ｑq［Ｘ°n］ で表される。Ｑiはｉビット量子化器、δは倍率であ
り、最終量子化係数はＱp｛Ｑm［Ｃn+1］｝で与えられ
る。
【００２９】図６は本発明に従った６４タップ複素係数
更新計算回路３６を示している。２ビット量子化非等化
複素データ（実及び虚）がターミナル９０（実）及び９
２（虚）で入力される。同時に複素誤差信号の２ビット
量子化実及び虚要素が個々にターミナル９６、９８で入
力される。６４の縦続接続された遅延ステージ９４は誤
差信号に従い、多重読取り専用メモリ(ＲＯＭ)にアドレ
スしながら入力のための実及び虚データを受ける。その
多重読取り専用メモリは、アキュムレータへの入力のた
めに各誤差要素戸ともに各データ要素のプロダクトを
得、データが出力される各遅延ステージに関連したゲイ
ン調節回路を得る。回路１０２ａはアキュムレータ及び
ゲイン調節回路の一つの例である。
更新計算回路３６を示している。２ビット量子化非等化
複素データ（実及び虚）がターミナル９０（実）及び９
２（虚）で入力される。同時に複素誤差信号の２ビット
量子化実及び虚要素が個々にターミナル９６、９８で入
力される。６４の縦続接続された遅延ステージ９４は誤
差信号に従い、多重読取り専用メモリ(ＲＯＭ)にアドレ
スしながら入力のための実及び虚データを受ける。その
多重読取り専用メモリは、アキュムレータへの入力のた
めに各誤差要素戸ともに各データ要素のプロダクトを
得、データが出力される各遅延ステージに関連したゲイ
ン調節回路を得る。回路１０２ａはアキュムレータ及び
ゲイン調節回路の一つの例である。
【００３０】図６に見られるように、アキュムレータ及
びゲイン調節回路１０２ａから１０２ｎの各々は２０ビ
ットアキュムレータ１０４を含み、該アキュムレータ１
０４は多重ＲＯＭ１００からのプロダクトと遅延回路１
０６から出力された遅延したプロダクトを加える。遅延
回路１０６は２０ビット遅延した係数を出力する。２０
ビットアキュムレータは係数を変更するために使用され
る。ＬＭＳ倍率△はアキュムレータの幅に固有のもので
ある。アキュムレーションの後、係数は在来の切捨て及
びゲイン調節回路１０８において打ち切られ、ゲイン調
節される。ゲイン調節は係数の大きさを調節する。マル
チプレクサー１１０は各ステージからの総ての係数を受
け入れ、それらを共に多重送信し、クロックサイクル毎
の出力のために一組を選択する。クロック入力１１２は
クロック信号をマルチプレクサー１１０に入力するため
にもたらされる。
びゲイン調節回路１０２ａから１０２ｎの各々は２０ビ
ットアキュムレータ１０４を含み、該アキュムレータ１
０４は多重ＲＯＭ１００からのプロダクトと遅延回路１
０６から出力された遅延したプロダクトを加える。遅延
回路１０６は２０ビット遅延した係数を出力する。２０
ビットアキュムレータは係数を変更するために使用され
る。ＬＭＳ倍率△はアキュムレータの幅に固有のもので
ある。アキュムレーションの後、係数は在来の切捨て及
びゲイン調節回路１０８において打ち切られ、ゲイン調
節される。ゲイン調節は係数の大きさを調節する。マル
チプレクサー１１０は各ステージからの総ての係数を受
け入れ、それらを共に多重送信し、クロックサイクル毎
の出力のために一組を選択する。クロック入力１１２は
クロック信号をマルチプレクサー１１０に入力するため
にもたらされる。
【００３１】打ち切られた係数でのゲイン調節の実行
は、ノイズ内の性能を改良するための手段をもたらす。
より少ない有効係数がその最大値についてのランダムな
揺らぎを最小化するように制限され得る。これは過度の
誤差分散に対するそれらの貢献を最小にし、そしてそれ
はＬＭＳアルゴリズムに固有の問題である。
は、ノイズ内の性能を改良するための手段をもたらす。
より少ない有効係数がその最大値についてのランダムな
揺らぎを最小化するように制限され得る。これは過度の
誤差分散に対するそれらの貢献を最小にし、そしてそれ
はＬＭＳアルゴリズムに固有の問題である。
【００３２】図７は自身ＶＬＳＩ実施を含む図６の係数
更新計算回路の配列を示す。図７に見られるように、増
倍手段は遅延セクション９４においてもたらされる複数
の遅延ステージに対応する複数のプログラム可能な論理
アレー(ＰＬＡ)増倍ステージから成ってもよい。各遅延
ステージ及びＰＬＡ増倍ステージはアキュムレータ及び
ゲイン調節ステージ１０２ａから１０２ｎの一つに対応
し、並行処理経路をもたらす。各並行処理経路１２０は
集積回路内の製造について分離ＶＬＳＩスライスをもた
らすことが可能である。
更新計算回路の配列を示す。図７に見られるように、増
倍手段は遅延セクション９４においてもたらされる複数
の遅延ステージに対応する複数のプログラム可能な論理
アレー(ＰＬＡ)増倍ステージから成ってもよい。各遅延
ステージ及びＰＬＡ増倍ステージはアキュムレータ及び
ゲイン調節ステージ１０２ａから１０２ｎの一つに対応
し、並行処理経路をもたらす。各並行処理経路１２０は
集積回路内の製造について分離ＶＬＳＩスライスをもた
らすことが可能である。
【００３３】本発明の係数更新計算回路は、１サイクル
に１系数の代わりにＮ係数の総てをフィルタークロック
サイクル毎に並行して更新するので、イコライザーの収
束時間はＬＭＳアルゴリズムの現実の実施による重大な
悪影響を受けることはない。実際、本発明の収束時間は
１系サイクル毎に１係数のみを調節する従来技術の収束
時間の１／Ｎ倍のオーダーである。
に１系数の代わりにＮ係数の総てをフィルタークロック
サイクル毎に並行して更新するので、イコライザーの収
束時間はＬＭＳアルゴリズムの現実の実施による重大な
悪影響を受けることはない。実際、本発明の収束時間は
１系サイクル毎に１係数のみを調節する従来技術の収束
時間の１／Ｎ倍のオーダーである。
【００３４】図８及び９は、２つのイコライザーの収束
時間を比較した２つのシミュレーションのけっかを示し
たものである。図８に示された従来技術のイコライザー
性能は、フィルタークロックサイクル毎に１つの係数だ
けを調節する係数変更技術を用いたものに関するもので
ある。図９は本発明に従ったイコライザーの性能を示し
ており、フィルタークロックサイクル毎にＮ個の総ての
係数が並行して更新されている。シミュレーションはＬ
ＭＳアルゴリズムの量子化バージョン、２５６複素タッ
プ、揺らぎ間隔をとったイコライザーを使用した。どち
らのシミュレーションも図６に示したような４つの６４
係数更新計算ブロックを使用したが、図８に関するイコ
ライザーの係数調節は総ての係数を並行に進める代わり
にフィルタークロックサイクルにつき１つの係数に限定
された。送信システムは５ＭＨzのシンボルレイト(symb
ol rate)で１６ＱＡＭであり、アディティブ・ホワイト
・ガウスノイズ(additive white Gaussian noise(AWG
N))及び多経路歪みをともなう。搬送波対雑音比(Ｃ／
Ｎ)は３０ｄＢであり、多経路は５マイクロセコンド遅
延した反射光を有し、それは直接光から−１０ｄＢ低か
った。
時間を比較した２つのシミュレーションのけっかを示し
たものである。図８に示された従来技術のイコライザー
性能は、フィルタークロックサイクル毎に１つの係数だ
けを調節する係数変更技術を用いたものに関するもので
ある。図９は本発明に従ったイコライザーの性能を示し
ており、フィルタークロックサイクル毎にＮ個の総ての
係数が並行して更新されている。シミュレーションはＬ
ＭＳアルゴリズムの量子化バージョン、２５６複素タッ
プ、揺らぎ間隔をとったイコライザーを使用した。どち
らのシミュレーションも図６に示したような４つの６４
係数更新計算ブロックを使用したが、図８に関するイコ
ライザーの係数調節は総ての係数を並行に進める代わり
にフィルタークロックサイクルにつき１つの係数に限定
された。送信システムは５ＭＨzのシンボルレイト(symb
ol rate)で１６ＱＡＭであり、アディティブ・ホワイト
・ガウスノイズ(additive white Gaussian noise(AWG
N))及び多経路歪みをともなう。搬送波対雑音比(Ｃ／
Ｎ)は３０ｄＢであり、多経路は５マイクロセコンド遅
延した反射光を有し、それは直接光から−１０ｄＢ低か
った。
【００３５】図示された比較基準はシンボルピリオドの
誤差分散(ＥＶ)対収束時間であり、誤差は受信信号点と
最近１６ＱＡＭコンステレーション点との間で異なる。
ず８の応答１３０と図９の応答１４０を比較して分かる
ように、収束時間における６４減少のファクター(31,25
0/2,000,000シンボルピリオド)は、１サイクル毎に１係
数を調節することに比べたとき、フィルタークロックサ
イクル毎に総ての係数を調節することにより得られる。
このように本発明の並行処理は従来技術の性能に大きな
改善をもたらす。
誤差分散(ＥＶ)対収束時間であり、誤差は受信信号点と
最近１６ＱＡＭコンステレーション点との間で異なる。
ず８の応答１３０と図９の応答１４０を比較して分かる
ように、収束時間における６４減少のファクター(31,25
0/2,000,000シンボルピリオド)は、１サイクル毎に１係
数を調節することに比べたとき、フィルタークロックサ
イクル毎に総ての係数を調節することにより得られる。
このように本発明の並行処理は従来技術の性能に大きな
改善をもたらす。
【００３６】以上のように、本発明は改良されたイコラ
イザー、とりわけ複素適応イコライザをもたらし、各フ
ィルターサイクルの間に並行して総ての係数の更新を行
うことにより収束時間が大きく短縮されることが分かる
であろう。発明は好適な実施例について記載されたが、
当業者には、様々な付加及び変更が本発明の範囲から逸
脱することなくなされることが明らかであろう。
イザー、とりわけ複素適応イコライザをもたらし、各フ
ィルターサイクルの間に並行して総ての係数の更新を行
うことにより収束時間が大きく短縮されることが分かる
であろう。発明は好適な実施例について記載されたが、
当業者には、様々な付加及び変更が本発明の範囲から逸
脱することなくなされることが明らかであろう。
【図１】 複素適応イコライザーの位置を示す、典型的
な通信システムのブロック線図である。
な通信システムのブロック線図である。
【図２】 カスケード式構成要素を利用するＭ×Ｎタッ
プ複素適応イコライザーのブロック線図である。
プ複素適応イコライザーのブロック線図である。
【図３】 図２のイコライザーに使用可能なＮタップ複
素有限インパルス応答(ＦＩＲ)フィルターのブロック線
図である。
素有限インパルス応答(ＦＩＲ)フィルターのブロック線
図である。
【図４】 理論的ＦＩＲフィルター構造を示すブロック
線図である。
線図である。
【図５】 実際のＦＩＲフィルター構造を示すブロック
線図である。
線図である。
【図６】 本発明に従った係数更新計算回路のブロック
線図である。
線図である。
【図７】 図６の係数更新計算回路ののＶＬＳＩ実施の
ブロック線図である。
ブロック線図である。
【図８】 従来技術の適応イコライザーの収束時間を示
す応答曲線である。
す応答曲線である。
【図９】 本発明に従った適応イコライザーの収束時間
を示す応答曲線である。
を示す応答曲線である。
３６ ６４タップ複素更新計算回路 ６６，６８，７８，８８ａ・・・８８n-1 加算器 ８６ａ・・・８６ｎ、１０６ 遅延回路 １０２ａ・・・１０２ｎ ゲイン調節回路 １２０ 並行処理経路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/01 (72)発明者 スコット・エー・レリー アメリカ合衆国カリフォルニア州ルーカデ ィア、ハイメタス・アヴェニュー1183 (72)発明者 アレン・ウ アメリカ合衆国カリフォルニア州サン・ジ エゴ、メンシャ・プレイス4417
Claims (17)
- 【請求項１】 適応イコライザーにおける係数を更新す
るための方法であって、 Ｎセットの遅延信号データをもたらすために、信号デー
タを複数の連続する遅延ステージに通すステップ、 各セットのプロダクト及び誤差信号を得るステップ、並
びにイコライザーフィルターへの選択的入力のためのＮ
セットの更新された係数をもたらすために、先行するプ
ロダクトデータにより並行して各プロダクトを更新する
ステップ、 とから成る方法。 - 【請求項２】 前記イコライザーが複素適応イコライザ
ーであり、前記信号データ、誤差信号及び係数が実数及
び虚数の複素成分を含む請求項１記載の方法。 - 【請求項３】 更に、各更新されたセットの係数を打ち
切るステップを含んで成る請求項１又は２記載の方法。 - 【請求項４】 更に、打ち切られた係数のゲインを調節
するステップを含んで成る請求項３記載の方法。 - 【請求項５】 更に、前記イコライザーフィルターに入
力するための係数セットのクロック動作ストリームをも
たらすために、調節され、打ち切られた係数のセットを
多重使用するステップを含んで成る請求項４記載の方
法。 - 【請求項６】 更に、前記イコライザーフィルターに入
力するための係数セットのクロック動作ストリームをも
たらすために、前記更新された係数のセットを多重使用
するステップを含んで成る請求項１又は２又は３又は４
又は５記載の方法。 - 【請求項７】 適応イコライザーにおいて係数を更新す
るための装置であって、 入力信号からの複数の遅延信号データのセットをもたら
すために、連結された複数の連続遅延ステージ、 複数のプロダクトをもたらすために、誤差信号による遅
延信号データの各セットを多重使用するための手段、 更新された係数の複数のセットをもたらすために、先行
するプロダクトデータにより各プロダクトを並行して更
新するための手段、並びに前記更新された係数セットを
イコライザーフィルターステージに選択的に入力するた
めの手段、 とから成る装置。 - 【請求項８】 前記更新手段が、複数の並行処理経路か
ら成り、各経路は前記プロダクトの一つを更新するため
に前記多重使用手段と前記入力手段との間に連結されて
いるところの請求項７記載の装置。 - 【請求項９】 前記経路の各々が、 前記多重使用手段からのプロダクトを受けるための第１
入力、第２入力及び出力を有する加算器、 前記出力からのプロダクトデータを受け、遅延されたプ
ロダクトデータを前記第２入力にカップルするために連
結された遅延回路、並びに前記出力を前記選択的に入力
する手段にカップリングするための手段、 とから成る請求項８記載の装置。 - 【請求項１０】 前記経路が更に、 前記加算器出力と前記選択的に入力する手段との間に連
結され、前記更新された係数を打ち切るための手段から
成る請求項９記載の装置。 - 【請求項１１】 前記経路が更に、 前記加算器出力と前記選択的に入力する手段との間に連
結され、前記更新された係数のゲインを調節するための
手段から成る請求項９又は１０記載の装置。 - 【請求項１２】 更に、前記更新された係数を打ち切る
ための手段から成る請求項７又は８又は９記載の装置。 - 【請求項１３】 更に、前記更新された係数のゲインを
調節するための手段から成る請求項７又は８又は９又は
１２記載の装置。 - 【請求項１４】 前記入力手段が、 前記イコライザーフィルターステージに入力するための
係数セットのクロックトストリームをもたらすために、
更新された係数のセットを多重使用するための手段から
成る請求項７乃至１３記載の装置。 - 【請求項１５】 前記多重使用手段が前記複数の遅延ス
テージに対応する複数の多重使用ステージから成り、 前記更新手段が、前記複数の遅延及び多重使用ステージ
に対応する複数の更新ステージから成り、 対応する遅延、多重使用及び更新ステージのセットが遅
延された信号データのセットのための並行処理経路を形
成するところの請求項７記載の装置。 - 【請求項１６】 前記並行経路が集積回路におけるスラ
イスとして実現された請求項１５記載の装置。 - 【請求項１７】 前記イコライザーが複素適応イコライ
ザーであり、前記信号データ、誤差信号及び係数が実数
及び虚数の複素成分を含むところの請求項７乃至１６記
載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US733791 | 1991-07-26 | ||
| US07/733,791 US5243624A (en) | 1991-07-26 | 1991-07-26 | Method and apparatus for updating coefficients in a complex adaptive equalizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226975A true JPH05226975A (ja) | 1993-09-03 |
Family
ID=24949130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218738A Pending JPH05226975A (ja) | 1991-07-26 | 1992-07-27 | 複素適応イコライザーにおける係数を変更するための方法及び装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5243624A (ja) |
| EP (1) | EP0524560B1 (ja) |
| JP (1) | JPH05226975A (ja) |
| KR (1) | KR950006765B1 (ja) |
| AT (1) | ATE157826T1 (ja) |
| AU (1) | AU646618B2 (ja) |
| CA (1) | CA2073918C (ja) |
| DE (1) | DE69221970T2 (ja) |
| HK (1) | HK1004935A1 (ja) |
| IE (1) | IE80616B1 (ja) |
| NO (1) | NO303898B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10209931A (ja) * | 1996-12-28 | 1998-08-07 | Daewoo Electron Co Ltd | 直交周波数分割多重化（ｏｆｄｍ）方式を用いるデジタル通信システムにおける適応チャンネル等化器 |
| KR100326247B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 등화기 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06508805A (ja) * | 1991-08-05 | 1994-10-06 | ザ、ブロクター、エンド、ギャンブル、カンパニー | 差込み式ハンドル |
| US5416799A (en) * | 1992-08-10 | 1995-05-16 | Stanford Telecommunications, Inc. | Dynamically adaptive equalizer system and method |
| US5392315A (en) * | 1992-08-26 | 1995-02-21 | Zenith Eletronics Corporation | FIR filter coefficient updating system |
| JPH0795667B2 (ja) * | 1993-01-18 | 1995-10-11 | 日本電気株式会社 | トランスバーサルフィルタ |
| ES2079294B1 (es) * | 1993-10-08 | 1997-06-01 | Alcatel Standard Electrica | Receptor a rafagas con demodulacion diferencial. |
| US5524124A (en) * | 1993-11-17 | 1996-06-04 | Signal Science, Inc. | Multiple-filter equalizer for structured digitally modulated signals |
| US5521946A (en) * | 1994-01-07 | 1996-05-28 | The 3Do Company | Multi-phase filter/DAC |
| KR100248266B1 (ko) * | 1994-03-07 | 2000-03-15 | 김영환 | 유한충격응답적응디지탈필터의 탭계수갱신장치 |
| US5648987A (en) * | 1994-03-24 | 1997-07-15 | Samsung Electronics Co., Ltd. | Rapid-update adaptive channel-equalization filtering for digital radio receivers, such as HDTV receivers |
| KR970008417B1 (ko) * | 1994-04-12 | 1997-05-23 | 엘지전자 주식회사 | 에이치디티브이(hdtv)용 채널등화기 |
| KR0145439B1 (ko) * | 1994-06-14 | 1998-07-15 | 김광호 | 고선명 텔레비젼용 적응등화기의 동작제어 방법 및 장치 |
| US5627896A (en) * | 1994-06-18 | 1997-05-06 | Lord Corporation | Active control of noise and vibration |
| US5548541A (en) * | 1994-08-08 | 1996-08-20 | Interstate Electronics Corporation | Finite impulse response filter for modulator in digital data transmission system |
| JPH0879135A (ja) * | 1994-09-06 | 1996-03-22 | Matsushita Electric Ind Co Ltd | デジタル信号誤り低減装置 |
| GB9418755D0 (en) * | 1994-09-16 | 1994-11-02 | Ionica L3 Limited | Filter |
| US5559830A (en) * | 1995-01-23 | 1996-09-24 | Xetron Corp. | Equalization system for AM compatible digital receiver |
| US5590154A (en) * | 1995-06-26 | 1996-12-31 | Motorola, Inc. | Equalizer circuit and a method for equalizing a continuous signal |
| US6237016B1 (en) | 1995-09-05 | 2001-05-22 | Intel Corporation | Method and apparatus for multiplying and accumulating data samples and complex coefficients |
| US6058408A (en) * | 1995-09-05 | 2000-05-02 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US6470370B2 (en) | 1995-09-05 | 2002-10-22 | Intel Corporation | Method and apparatus for multiplying and accumulating complex numbers in a digital filter |
| US5983253A (en) * | 1995-09-05 | 1999-11-09 | Intel Corporation | Computer system for performing complex digital filters |
| US5710793A (en) * | 1995-12-21 | 1998-01-20 | National Semiconductor Corporation | Error signal quantization method and hardware for mixed blind and decision directed equalization |
| US5912828A (en) * | 1995-12-28 | 1999-06-15 | Lucent Technologies Inc. | Equalizer filter configuration for processing real-valued and complex-valued signal samples |
| US5805481A (en) * | 1995-12-28 | 1998-09-08 | Lucent Technologies, Inc. | Update block for an adaptive equalizer filter configuration capable of processing complex-valued coefficient signals |
| US5907497A (en) * | 1995-12-28 | 1999-05-25 | Lucent Technologies Inc. | Update block for an adaptive equalizer filter configuration |
| GB9601488D0 (en) * | 1996-01-25 | 1996-03-27 | Rca Thomson Licensing Corp | Time reversal filter |
| US5703954A (en) * | 1996-02-20 | 1997-12-30 | Usa Digital Radio Partners, L.P. | Method and apparatus for improving the quality of AM compatible digital broadcast system signals in the presence of distortion |
| US5898732A (en) * | 1996-02-20 | 1999-04-27 | Usa Digital Radio Partners, L.P. | Data service channel provision for an AM compatible broadcast system |
| US5809065A (en) * | 1996-02-20 | 1998-09-15 | Usa Digital Radio Partners, L.P. | Method and apparatus for improving the quality of AM compatible digital broadcast system signals in the presence of distortion |
| US6678311B2 (en) | 1996-05-28 | 2004-01-13 | Qualcomm Incorporated | High data CDMA wireless communication system using variable sized channel codes |
| FR2754125B1 (fr) * | 1996-09-30 | 2004-07-09 | Sc Reprosol | Dispositif et procede d'egalisation vectorielle d'un signal ofdm |
| US5930687A (en) * | 1996-09-30 | 1999-07-27 | Usa Digital Radio Partners, L.P. | Apparatus and method for generating an AM-compatible digital broadcast waveform |
| US5940441A (en) * | 1996-10-29 | 1999-08-17 | International Business Machines Corporation | Integrated adaptive cable equalizer using a continuous-time filter |
| US5878089A (en) * | 1997-02-21 | 1999-03-02 | Usa Digital Radio Partners, L.P. | Coherent signal detector for AM-compatible digital audio broadcast waveform recovery |
| US6128334A (en) * | 1997-02-21 | 2000-10-03 | Usa Digital Radio, Inc. | Receiver addressable AM compatible digital broadcast system |
| EP0976197B1 (en) * | 1997-04-14 | 2003-06-25 | Andrea Electronics Corporation | Dual-processing interference cancelling system and method |
| DE59712715D1 (de) * | 1997-08-05 | 2006-10-05 | Micronas Semiconductor Holding | Adaptives Filter |
| US6009448A (en) * | 1997-08-18 | 1999-12-28 | Industrial Technology Research Institute | Pipelined parallel-serial architecture for a modified least mean square adaptive filter |
| IT1296895B1 (it) * | 1997-12-19 | 1999-08-02 | Italtel Spa | Equalizzatore di ritardo di gruppo |
| US6563868B1 (en) | 1998-07-17 | 2003-05-13 | General Instruments Corporation | Method and apparatus for adaptive equalization in the presence of large multipath echoes |
| KR100585638B1 (ko) * | 1998-12-31 | 2006-09-06 | 엘지전자 주식회사 | 고속통신시스템의변조장치 |
| WO2001069872A2 (en) * | 2000-03-10 | 2001-09-20 | Broadcom Corporation | Architecture for high-speed decision feedback sequence estimation |
| US6614851B1 (en) * | 2000-07-14 | 2003-09-02 | Lsi Logic Corporation | Efficient algorithm for blind detection of signal constellation |
| US7486722B2 (en) | 2001-04-18 | 2009-02-03 | Bae Systems Information And Electronic Systems Integration Inc. | Bandwidth efficient cable network modem |
| DE10232702B4 (de) * | 2002-07-18 | 2005-06-16 | Infineon Technologies Ag | Adaptiver Entzerrer mit integrierter Anpassung des Ausgangspegels |
| KR100467528B1 (ko) * | 2002-09-10 | 2005-01-24 | 주식회사 버카나와이어리스코리아 | 고속 적응 이퀄라이저 |
| US6920333B2 (en) * | 2002-09-12 | 2005-07-19 | George L. Yang | Decision feedback equalizer with embedded coherent signal combiner |
| US7505537B1 (en) | 2003-03-25 | 2009-03-17 | Marvell International Ltd. | System and method for controlling gain and timing phase in a presence of a first least mean square filter using a second adaptive filter |
| DE10316803B4 (de) * | 2003-04-11 | 2009-04-09 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Kanalschätzung in Funksystemen durch MMSE-basierte rekursive Filterung |
| US20050163208A1 (en) * | 2004-01-27 | 2005-07-28 | Crestcom, Inc. | Equalized signal path with predictive subtraction signal and method therefor |
| US20050163205A1 (en) * | 2004-01-27 | 2005-07-28 | Crestcom, Inc. | Equalized signal path with predictive subtraction signal and method therefor |
| US7099399B2 (en) * | 2004-01-27 | 2006-08-29 | Crestcom, Inc. | Distortion-managed digital RF communications transmitter and method therefor |
| CA2560043A1 (en) * | 2004-03-25 | 2005-11-03 | Optichron, Inc. | Low-complexity nonlinear filters |
| US8041233B2 (en) * | 2004-07-14 | 2011-10-18 | Fundación Tarpuy | Adaptive equalization in coherent fiber optic communication |
| US7271971B2 (en) * | 2004-12-03 | 2007-09-18 | International Business Machines Corporation | Dynamically adapting a magnetic tape read channel equalizer |
| US8380773B2 (en) * | 2005-02-18 | 2013-02-19 | Netlogic Microsystems, Inc. | System and method for adaptive nonlinear filtering |
| KR20080040892A (ko) * | 2006-11-06 | 2008-05-09 | 삼성전자주식회사 | 적응 등화기 및 적응 등화 방법 |
| US7724840B2 (en) * | 2006-12-19 | 2010-05-25 | Crestcom, Inc. | RF transmitter with predistortion and method therefor |
| US8144759B2 (en) * | 2007-05-04 | 2012-03-27 | University Of Central Florida Research Foundation, Inc. | Adaptive methods employing optimal convergence factors for processing complex signals and systems |
| US20080285640A1 (en) * | 2007-05-15 | 2008-11-20 | Crestcom, Inc. | RF Transmitter With Nonlinear Predistortion and Method Therefor |
| US8779847B1 (en) | 2011-07-13 | 2014-07-15 | Marvell International Ltd. | Systems and methods for finite impulse response adaptation for gain and phase control |
| US9414372B2 (en) * | 2012-03-16 | 2016-08-09 | Qualcomm Incorporated | Digital filter control for filter tracking speedup |
| EP3179680A1 (en) * | 2015-12-11 | 2017-06-14 | Intel IP Corporation | Equalizer and method for equalizing a receive signal |
| EP3799437A1 (en) | 2019-09-24 | 2021-03-31 | Microsoft Technology Licensing, LLC | Communication in a switching network |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435823A (en) * | 1980-12-29 | 1984-03-06 | Harris Corporation | Adaptive equalizer capable of linear and nonlinear weighting |
| JPS6211326A (ja) * | 1985-07-09 | 1987-01-20 | Hitachi Ltd | 自動等化器再設定方式 |
| CA1276246C (en) * | 1987-07-21 | 1990-11-13 | Masaru Yamaguchi | Digital automatic line equalizer for communication system |
| US4771438A (en) * | 1987-08-04 | 1988-09-13 | Hayes Microcomputer Products, Inc. | Method and apparatus for phase reference recovery in high speed fast turnaround modem |
| DE69028273T2 (de) * | 1989-10-31 | 1997-03-13 | Mitsubishi Electric Corp | Entzerrer |
| JPH03154435A (ja) * | 1989-11-13 | 1991-07-02 | Toshiba Corp | 判定帰還形等化方式 |
| US5119401A (en) * | 1989-11-17 | 1992-06-02 | Nec Corporation | Decision feedback equalizer including forward part whose signal reference point is shiftable depending on channel response |
-
1991
- 1991-07-26 US US07/733,791 patent/US5243624A/en not_active Expired - Lifetime
-
1992
- 1992-07-15 CA CA002073918A patent/CA2073918C/en not_active Expired - Fee Related
- 1992-07-15 AU AU20311/92A patent/AU646618B2/en not_active Ceased
- 1992-07-17 IE IE922325A patent/IE80616B1/en not_active IP Right Cessation
- 1992-07-17 NO NO922857A patent/NO303898B1/no unknown
- 1992-07-18 DE DE69221970T patent/DE69221970T2/de not_active Expired - Fee Related
- 1992-07-18 EP EP92112306A patent/EP0524560B1/en not_active Expired - Lifetime
- 1992-07-18 AT AT92112306T patent/ATE157826T1/de not_active IP Right Cessation
- 1992-07-25 KR KR1019920013357A patent/KR950006765B1/ko not_active IP Right Cessation
- 1992-07-27 JP JP4218738A patent/JPH05226975A/ja active Pending
-
1998
- 1998-03-02 HK HK98101609A patent/HK1004935A1/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10209931A (ja) * | 1996-12-28 | 1998-08-07 | Daewoo Electron Co Ltd | 直交周波数分割多重化（ｏｆｄｍ）方式を用いるデジタル通信システムにおける適応チャンネル等化器 |
| KR100326247B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 등화기 |
Also Published As
| Publication number | Publication date |
|---|---|
| NO303898B1 (no) | 1998-09-14 |
| AU646618B2 (en) | 1994-02-24 |
| EP0524560A3 (en) | 1993-05-19 |
| IE922325A1 (en) | 1993-01-27 |
| ATE157826T1 (de) | 1997-09-15 |
| EP0524560A2 (en) | 1993-01-27 |
| KR950006765B1 (ko) | 1995-06-22 |
| NO922857L (no) | 1993-01-27 |
| CA2073918A1 (en) | 1993-01-27 |
| DE69221970T2 (de) | 1998-03-26 |
| EP0524560B1 (en) | 1997-09-03 |
| AU2031192A (en) | 1993-01-28 |
| US5243624A (en) | 1993-09-07 |
| IE80616B1 (en) | 1998-10-21 |
| CA2073918C (en) | 2000-12-19 |
| KR930003753A (ko) | 1993-02-24 |
| HK1004935A1 (en) | 1998-12-11 |
| NO922857D0 (no) | 1992-07-17 |
| DE69221970D1 (de) | 1997-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05226975A (ja) | 複素適応イコライザーにおける係数を変更するための方法及び装置 | |
| US6563868B1 (en) | Method and apparatus for adaptive equalization in the presence of large multipath echoes | |
| KR100318801B1 (ko) | 이퀄라이저를 구비한 검출기 시스템 | |
| US6337878B1 (en) | Adaptive equalizer with decision directed constant modulus algorithm | |
| US4468786A (en) | Nonlinear equalizer for correcting intersymbol interference in a digital data transmission system | |
| US7386044B2 (en) | Computation of decision feedback equalizer coefficients with constrained feedback tap energy | |
| EP0121389B1 (en) | Apparatus and method for adjusting the receivers of data transmission channels | |
| US5471504A (en) | Bilinear decision feedback equalizer | |
| KR100474765B1 (ko) | 적응등화기의고속블라인드등화방법 | |
| US7016406B1 (en) | Adaptation structure and methods for analog continuous time equalizers | |
| US5661528A (en) | Apparatus and method for controlling operation of a high defination television adaptive equalizer | |
| US5680451A (en) | Listener echo cancellation for modems | |
| JPH04271508A (ja) | 自動等化器 | |
| US5159565A (en) | Method for the determination of fir filter coefficients in equalizers | |
| US5307375A (en) | Two stage accumulator for use in updating coefficients | |
| US20040042545A1 (en) | Equalizer of single carrier receiver for improving equalization speed and equalization method thereof | |
| US8671128B1 (en) | Method and apparatus for a finite impulse response filter | |
| US5245556A (en) | Adaptive equalizer method and apparatus | |
| US6332000B1 (en) | Time division equalizer using system clock signal faster than symbol clock signal in high-speed communication | |
| Yang et al. | A vector constant modulus algorithm for shaped constellation equalization | |
| KR950012821B1 (ko) | 디지탈 비순환형 필터 형태의 등화기를 갖는 vhf카 라디오 | |
| JP2885618B2 (ja) | 適応受信機 | |
| JP4425520B2 (ja) | 高精細度テレビジョン信号用のブラインド等化装置 | |
| Perry et al. | Pipelined DFE architectures using delayed coefficient adaptation | |
| KR100252339B1 (ko) | 최소평균자승등화기에잇ㅅ어서수렴상수변환회로 |