KR950006765B1 - 복합 적응형 등화기의 계수 갱신방법 및 그 장치 - Google Patents

복합 적응형 등화기의 계수 갱신방법 및 그 장치 Download PDF

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Abstract

내용 없음.

Description

복합 적응형 등화기의 계수 갱신방법 및 그 장치
제1도는 복합 적응형 등화기의 위치를 설명하기 위한 전형적인 전송시스템의 블럭도.
제2도는 종속접속된 소자를 사용한 (M×N)-탭 복합 적응형 등화기의 블럭도,
제3도는 제2도에 나타낸 등화기에 사용될 수 있는 N-탭 복합 유한 임펄스 응답(FIR)필터의 블럭도.
제4도는 이론적인 FIR필터의 구조를 나타낸 블럭도.
제5도는 실제 FIR필터의 구조를 나타낸 블럭도.
제6도는 본 발명에 따른 계수 갱신 계산회로의 블럭도.
제7도는 제6도에 나타낸 계수 갱신 계산회로를 VLSI로 실현한 블럭도.
제8도는 종래의 복합 적응형 등화기의 수렴시간을 설명하기 위한 응답 곡선도.
제9도는 본 발명에 따른 복합 적응형 등화기의 수렴시간을 설명하기 위한 응압곡선도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 송신기 14 : 챈널
16 : 쿼드러춰 복조기 18 : 복합 적응형 등화기
20 : 디코더 34,34M : N-탭FIR필터
36,36M : N-계수 갱신 계산회로 38 : Q-비트 양자화기
40,42 : 가산기 44 : 에러신호 발생기
58,60,62,64 : FIR필터 세트 66,68,78 : 가산기
74a∼74n : 지연소자 76a∼76n+1,84a∼84n : 승산기
100 : 멀티플라이 ROM 102a∼102n : 축적기/이득조정회로
108 : 절단 및 이득조정회로 110 : 펄티플렉서
120 : 병렬 처리경로 122 : PLA승산단
[산업상의 이용분야]
본 발명은 디지탈 통신장치에 관한 것으로, 특히 수신된 신호내의 상호기호 간섭(intersymbol interference)을 저감시키는 개량된 적응형 등화기(adaptive equalizer)와, 등화기의 수렴시간(convergence time)을 현저히 저감시키는 방식으로 필터상수(filter coefficient)를 조정하기 위한 제안된 방법 및 그 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
디지탈 데이터, 예컨대 고화질 텔레비젼(HDTV)신호를 중계하는데 이용되는 디지탈 비디오 데이터는, 통신용 챈널을 따라서 유저(user)에게 VHF(very high frequency)나 UHF(ultra high frequency)로 전송될 수 있다. 아날로그 챈널은 입력파형을 오염(corruption) 및 변형(transformation)된 형태로 전달하게 되는바, 통상 통계적으로 이러한 입력파형의 오염은 가능한 주위 열잡음(background thermal noise)과 임펄스잡음(impulse noise) 및 페이드(fade) 때문에 첨가 및 증대될 수가 있다. 챈널에 의한 변형으로서는 주파수 변형(frequency translation)과 비선형 또는 고조파 왜곡(distortion) 및 시간 산란(time dispersion)이 있다.
아날로그 챈널을 통해서 디지탈 데이터를 통신하기 위해서는 예컨대 펄스 진폭변조(pulas amplitude modulation ; 이하, PAM이라 약칭함)의 형태를 이용하여 디지탈 데이터를 변조하게 된다. 전형적으로 쿼드러춰 진폭변조(quadrature amplitude modulation ; 이하, QAM이라 약칭함)는 유용한 챈널 대역폭(banwidth)내에서 전송될 수 있는 데이터량을 증가시키는데 이용되는바, 이 QUM은 16비트나 32비트와 같은 복수 비트의 정보가 “콘스텔레이션(constellation)”이라는 패턴으로 함께 전송되는 PAM의 한 형태이다.
PAM에서는 각 신호가 펄스인데, 이 펄스의 진폭 레벨이 전송되는 기호에 의해 결정되게 된다. 16-QAM에서는 전형적으로 각 쿼드러춰 챈널에서의 -3, -, 1, 3의 기호 진폭이 사용된다. 대역폭 효과 디지탈 동신시스템(bandwitdth efficient digital communication system)에서는 시간산란챈널(time dispersive channel)을 통해 전송된 각 기호의 효과가 그 기호를 나타내는데 사용되는 시간 간격 이상으로 연장되게 된다. 수신된 기호의 결과적인 겹치기(overlap)에 기인한 왜곡은 상호기호 간섭(intersymbol interference ; ISI)이라 일컬어지는데, 이러한 왜곡은 제한된 대역폭의 낮은 주위잡음 챈널을 통한 신뢰성 있는 고속 데이터전송의 주요한 장애중의 하나이다. 등화기라 일컬어지는 장치는 상술한 상호기호 간섭의 문제점을 처리하는데 사용된다.
통신챈널에 의해 도입되는 상호기호 간섭을 저감시키기 위해서는 정밀한 등화(equalization)가 필요하게 된다. 또 챈널특성은 공지되어 있지 않다. 따라서, 소망하는 챈널진폭의 범위 및 지연특성의 평균을 보상하는 간이(compromise) (또는 통계적) 등화기를 설계하여 사용하게 된다. 최소평균제곱(least mean square ; LMS) 에러 적응형 필터링방식은 20년 이상 동안 적응형 등화 알고리즘으로서 공통적으로 사용되어 왔는데, 이러한 알고리즘은 「B. Widrow and M.E. Hoff, Jr., “Adaptive Switching Circuits” in IRE Wescon Conv. Rec., Part 4, pp. 96-104, Aug. 1960」에 개시되어 있다. 상호기호 간섭을 저감시키기 위해 적응형 등화기에 LMS알고리즘을 사용하는 방법은 「S.U.H.Qureshi, “Adaptive Equalization”, Proc. IEEE, Vol. 73, No. 9, pp.1349-1387, September 1987」에 개시되어 있다.
LMS등화기에서 등화기 필터계수가 평균제곱 에러(mean square error), 즉 (모든 ISI항의 제곱의 합)+[등화기의 출력에서 잡음파워(noise power)]를 최소화하기 위해 선택되게 된다. 따라서, LMS등화기는 등화기를 통한 등화기 시간범위 및 시간지연의 제한조건내의 출력에서 신호대 왜곡비율을 최대화하게 된다. 정규 데이터전송을 시작하기 전에 공지된 LMS등화기의 자동 합성은 트레이닝(training)주기동안에 수행될 수 있는데, 이것은 일반적으로 한 세트(set)의 연립 방정식의 반복 해를 포함한다. 이 트레이닝 주기 동안에는 공지된 신호가 전송되고, 신호의 신크로나이즈드 버전(synchronized version)이 챈널특성에 대한 정보를 취득하는 수신기내에서 발생하게 된다. 트레이닝신호는 잘 알려진 최대 길이 시프트 레지스터나 유사-잡음(pseudo-noise) 시퀀스와 같은 넓으면서 균일한 스펙트럼을 갖춘 주기적으로 격리된 펄스나 연속적인 시퀀스로 이루어질 수 있다. 등화기의 성능은 이상적으로 0인 최소 레벨로 고정되는 등화기내의 에러 분산(error variance)을 필요로 하는 기호 주기내의 시간량에 의해 일반적으로 측정되는 수렴에 의존한다. 데이터 수신기에 대한 가장 효율적인 동작을 얻기 위해서는 등기 수렴시간을 최소화해야 한다.
어떤 초기 트레이닝주기 다음에 적응형 등화기의 계수는 결정지휘방식(decision directed manner)에서 연속적인 조정될 수 있는데, 이러한 모드에서는 전송되는 시퀀스의 최종 수신기 평가(반드시 올바른 것은 아님)로부터 에러신호가 유도되게 된다. 정상적인 동작에서는 수신기 결정이 거의 정확한데, 에러평가는 적응형 등화기가 정확한 등화를 유지하기에 충분한 정도로 정확하게 된다. 또, 결정지휘 적응형 등화기는 샘플러 단계(sampler phase)에서의 느린 지터(jitter)와 같은 챈널 특성에서의 느린 변동이나 수신기 전단(front end)에서의 선형 요동을 트랙(track)할 수 있다.
스탭 사이즈나 커지면 커질수록 등화기의 트래킹 능력은 더 빨라지게 되지만, 등화기의 빠른 트래킹과 초과 평균제곱 에러(MSE)간에 타협이 이루어져야 한다. 초과 MSE는 [최적 설정에서 고정된 탭 이득(tap gain)을 갖는] 달성가능한 최저 MSE의 초과 범위내에서의 에러 파워분이다. 이러한 초과 MSE는 최적 설정 근방에 있는 탭 이득에 의해 야기되는 것으로, 등화기 계수의 갯수와 스탭 사이즈 및 챈널잡음을 파워에 직접 비례하는 것이다.
많은 전송 시스템들은 복합(comlex) 신호세트로 구성되는 변조방식을 채용하고 있는 바, 그 복합 신호는 인페이즈(inphase ; I) 챈널이라 일컬어지는 실상측(real axis)과 쿼드러춰(Q) 챈널이라 일컬어지는 허상축(imaginary axis)을 갖춘 복합 평면내의 벡터로서 표시된다. 따라서, 이러한 신호가 챈널 왜곡과 수신기 손상을 받게 되는 경우에는 I챈널과 Q챈널간의 누화(cross-talk)가 발생하여 복합 적응형 등화기를 필요로하게 되는 바, 이러한 경우에는 등화기의 계수가 복합 값(복소값)을 갖게 된다. 상술한 바와 같이 챈널 왜곡이 수신기에 의해 알려지지 않으면, 시스템이 챈널 왜곡을 취소시키는 동작을 행한 다음에 계수가 조정되어야 한다. 복합 적응형 등화기에서의 “적응형”이라는 어휘는 계수를 계속해서 조정한다는 것을 의미하는 것이다.
복합 적응형 등화기를 포함하는 종래의 적응형 등화기는 LMS알고리즘의 수렴시간이 비교적 길다는 문제가 있었다. 이러한 문제를 해결하기 위해 반복적 최소제곱(recursive least square ; RLS) 알고리즘과 같은 다른 알고리즘이 개발되었는데, 이 RLS알고리즘은 실제로 LMS보다 더 빠르게 수렴하게 된다. 그러나, RLS를 실행하는 것이 LMS를 실행하는 것보다 더 복잡하고, RLS는 관련된 다수의 안정성 문제를 갖고 있다. 따라서, 종래의 설계에서는 RLS방식의 불리함을 회피하기 위해 LMS실해의 비교적 긴 수렴시간을 감수해 왔다.
LMS알고리즘이 RLS와 같은 다른 알고리즘보다 실행하는 것이 덜 복잡하더라도, 실질적인 하드웨어는 부동 소숫점(floating point) 신호 프로세서가 충분하게 빠르지 않은 시스템에서 알고리즘을 실행하는데 여전히 필요하게 된다. 따라서, 시스템에서 알고리즘을 실행하는데 여전히 필요하게 된다. 따라서, 시스템의 성능을 희생시키지 않으면서 하드웨어를 소형화할 수 있는 LMS알고리즘을 실현할 필요가 있다. 또, 불필요하게 복잡하지 않으면서 개량된 수렴성능(즉, 더 빠른 수렴시간)을 갖는 LMS적응형 등화기를 제공할 필요가 있다. 또한 VLSI디바이스와 같은 집적회로내에서 용이하게 실현될 수 있는 적응형 등화기를 제공할 필요가 있다.
[발명의 목적]
이에 본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 시스템의 성능을 희생시키지 않으면서 하드웨어를 소형화할 수 있는 LMS알고리즘을 실현하고, 불필요하게 복잡하지 않으면서 개량된 수렴성능을 갖으며, VLSI디바이스와 같은 집적회로내에서 용이하게 실현될 수 있는 복합 적응형 등화기의 계수 갱신 방법 및 그 장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명은 복합 적응형 등화기의 계수 갱신방법을 제공하고자 하는 것이다. 즉, 이 방법에서는 복합 신호 데이터가 N세트의 지연된 복합신호데이터를 제공하기 위해 복수개의 연속적인 지연단(delay stage)을 거치게 되는데, 각 세트와 복합 에러신호의 곱(product)을 구하고, 각 세트에 대한 이전의 곱 데이터를 상기 각 곱으로 동시에 갱신하여 N세트의 갱신된 복합 계수를 등화기 필터에 선택적으로 입력하게 된다. 그에따라, 각각의 연속적인 지연단으로부터 유도된 곱과 에러신호를 동시에 갱신시킴으로써 등화기의 수렴시간을 실질적으로 저감시킬 수 있게 된다.
우선 실시예에서는 각각 갱신된 조합의 복합 계수를 절단하고 그 이득을 조정하여, 등화기 필터에 의해 필터링되기에 적합한 레벨의 계수를 제공하게 된다. 이렇게 조정되고 절단된 계수는 멀티플렉스되어 등화기 필터의 입력용 계수 세트의, 클럭에 의해 제어되는 흐름(clocked stream)을 제공하게 된다.
또, 본 발명은 적응형 등화기에서의 계수를 갱신하는 장치를 제공하기 위한 것이다. 이러한 장치에는 입력신호로부터의 복수의 세트의 지연된 신호데이터를 제공하기 위해 복수개의 연속적인 지연단이 연결되어 있고, 각 세트의 지연된 신호데이터를 에러신호로 승산하여 복수개의 곱을 제공하는 승산수단이 구비되어 있으며, 이전의 곱 데이터를 상기 각각의 곱으로 동시에 갱신하여 복수의 세트의 갱신된 계수를 제공하는 갱신수단이 구비되어 있다. 갱신된 계수 세트는 등화기 필터단에 선택적으로 입력하게 된다.
개시된 실시예에서 갱신수단은 각각이 상기 한개의 곱을 갱신하는 복수개의 병렬 처리경로를 구비하고 있는데, 각 병렬 처리경로는 승산수단과, 갱신된 계수 세트를 등화기 필터단에 선택적으로 입력시키는 수단간에 연결되어 있다. 또, 각각의 병렬 처리경로는 승산수단으로부터 곱을 수신하는 제1입력과 제2입력 및 출력을 갖춘 가산기를 구비하고 있는데, 이 가산기의 출력으로부터 곱 데이터를 수신하여 지연된 곱 데이터를 가산기의 제2입력에 연결하도록 접속되어 있다. 또한, 가산기의 출력을 선택적 입력수단에 연결하는 수단이 구비되어 있다.
상기 병렬 처리경로는 가산기의 출력과 선택적 입력수단간에 연결되어 갱신된 계수를 절단하는 수단을 더 구비할 수 있고, 또 가산기의 출력과 선택적 입력수단간에 설치되어 갱신된 계수의 이득을 조정하는 수단을 더 구비할 수도 있다. 따라서, 갱신된 계수의 세트는 멀티플렉스되어 등화기 필터단의 입력용 계수 세트의, 클럭에 의해 제어되는 흐름을 제공할 수 있게 된다.
집적회로를 실현하는 경우에는 승산수단이 복수개의 지연단에 대응하는 복수개의 승산단으로 이루어질 수 있고, 갱신수단도 마찬가지로 복수개의 지연단 및 승산단(multiplying stage)에 대응하는 복수개의 갱신단(updating stage)으로 이루어질 수 있다. 이러한 방식으로, 대응하는 지연단과 승산단 및 갱신단의 세트가 지연된 신호 데이터의 세트에 대한 병렬 처리경로를 형성한 다음에, 병렬 처리경로를 집적회로내에 슬라이드(slice)로서 실현한다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도에 나타낸 전송시스템에서는 전송되는 신호가 입력단자(10)를 매개해서 송신기(12)에 입력되는데, 이러한 신호는 예컨대 잘 알려진 QAM기술을 이용하여 아날로그 캐리어(analog carrier)상에서 변조된 디지탈 데이터를 함유하고 있다. QUM에 의해 변조된 데이터는 실상 성분(I)과 허상 성분(Q)을 포함하는 복합 신호이다. 여기서, 송시기(12)는 잘 알려진 VHF나 UHF송신기와 같은 종류의 장치이다.
전송된 신호는 VHF나 UHF 통신챈널과 같은 챈널(14)을 매개해서 QAM데이터용 쿼드러춰 복조기를 구비한 수신기로 전송되는데, 이 쿼드러춰 복조기(16)는 복합 적응형 등화기(18)의 입력용 수신데이터의 I 및 Q성분을 추출하는 조애의 구성요소이고, 복합 적응형 등화기(18)는 본질적으로 종래에 잘 알려져 있는 것이다. 본 발명은 LMS알고리즘을 이용하여 수렴시간을 저감시키는 개량된 등화기를 제공하고자 하는 것이다. 제1도에 나타낸 바와 같이 복합 적응형 등화기(18)에 입력되고 있는 수신된 챈널 데이터는, 등화되어 있지 않고 통신 챈널(14)에 의해 도입된 진폭 및 지연 왜곡에 의한 상호기호 간섭을 당한 것이다. 복합 적응형 등화기(18)는 이러한 왜곡을 보상하여 등화된 챈널데이터(IEQU, QEQU)를 출력한다. 이렇게 등화된 챈널 데이터는 종래의 디코더(20)에 입력되어 전송되는 정보 데이터로 복구되는데, 이러한 정보데이터는 예컨대 HDTV비디오 정보로 이루어질 수 있다.
제2도는 상술한 복합 적응형 등화기(18)의 상세한 실시예를 나타낸 도면이다. 쿼드러춰 복조기로부터의 등화되지 않은 챈널데이터는 각각 단자(30, 32)에서 입력되는 바, 단자(30)는 복조된 실상(I) 챈널데이터를 수신하고, 단자(32)는 복조된 허상(Q) 챈널데이터를 수신하게 된다. 각각의 복조된 I신호 및 Q신호는 N-탭 유한 임펄스 응답(finite impulse response ; FIR)필터의 제1단(34)과 q-비트 양자화기(quantizer ; 38) 모두에 입력되는 m-비트 바이트로 이루어져 있다. 양자화기(38)는 각각의 m-비트 바이트를 N-계수 갱신 계산회로(36)의 입력용의 더 작은 바이트로 양자화되게 된다.
제2도에 나타낸 바와 같이, 등화기(18)는 M세트 또는 M단으로 이루어지는데, 이들 각각의 한개의 N-탭 FIR필터회로와 한개의 N-계수 갱신계산회로를 수용하고 있다. 최종(M번째)단의 N-탭 FIR필터회로로부터의 출력은 가산기(40, 42)내에서 결합되어 등화된 실상 챈널 데이터(I)와 등화된 허상 챈널 데이터(Q)를 제공하게 된다. 또, 등화된 I 및 Q데이터가 에러신호 발생기(44)에 입력되는데, 이 에러신호 발생기(44)는 각각의 갱신 계산회로(36∼36M)로 피드백되는 에러신호를 출력하게 된다. 우선 실시예에서는 에러신호 발생기(44)가 프로그램가능한 읽기 전용 메모리(PROM)로 이루어져 있는 바, 이 PROM은 PROM을 어드레스지정하는데 사용되는 Q 및 I 데이터에 응답하여 이미 계산되어 저장된 에러값을 출력하게 된다. 이렇게 저장되어 있는 에러값은 잘 알려진 LMS알고리즘을 이용하여 이전에 계산해 놓은 것이다.
제3도는 최종단의 N-탭 FIR필터회로(34M)를 상세히 나타낸 도면이다. 동 도면에 나타낸 바와 같이, 4개의 FIR필터 세트(58, 60, 62, 64)는 전단으로부터의 실상 및 허상 챈널 데이터를 수신하기 위해 구비되어 있는바, 실상데이터는 m-비트 바이트의 형태로 단자(50)에서 수신되어 N-탭 FIR필터(58, 60)에 각각 입력되고, 허상 데이터는 m-비트 바이트의 형태로 단자(54)에서 수신되어 N-탭 FIR필터(62, 64)에 입력되게 된다.
갱신 계산회로(36∼36M ; 제2도를 참조)에 의해 발생된 계수는 N-탭 FIR필터회로의 단자(52, 56)에 입력되는 바, 특히 단자(52)는 필터(58, 64)의 입력용 실상 계수를 수신하고, 단자(56)는 필터(60, 62)의 입력용 허상 계수를 수신하게 된다. 필터(58, 62)의 출력은 필터링된 실상 데이터를 제공하기 위해 가산기(66)에서 감산되고, 필터(60, 64)의 출력은 필터링된 허상 데이터를 제공하기 위해 가산기(68)에서 가산되게 된다. 이와 같은 N-탭 FIR필터회로의 동작은 상술한 S.U.H. Qureshi의 참조자료의 1355∼1356페이지에 더 상세히 개시되어 있다.
제4도는 FIR필터의 이론적 구조를 나타낸 도면이다. 그러나, 제4도의 구조는 직접회로상에 N-출력핀을 필요로 하는 N-지연소자 출력을 설치할 필요성과 가산기(78)와 같은 N-입력 가산기를 만드는 복잡성 때문에 실제로 거의 사용되지 않는다. 개시된 이론적 구조에서는, 데이터가(실상이던지 허상이던지 간에) 단자(70)에서 복수개의 연속적인 지연소자(74a, 74b, …, 74n)에 입력되게 된다. 계수데이터는 결합된 승산기(multiplier ; 76a, 76b, 76c, …, 76n+1)로의 인가를 위해 복수개의 단자(72a, 72b, 72c, …, 72n+1)의 각각에 입력되는데, 상기 승산기는 지연단(74a∼74n)에 의해 연속적으로 지연되는 바와 같이 계수와 입력데이터의 곱을 생성하게 된다. 이 곱은 제3도에 나타낸 적합한 가산기(66 또는 68)로의 출력을 위해 가산기(78)에서 함께 가산되게 된다. 따라서, 이전의 데이터의 벡터를 형성하는 N-지연소자의 출력은 FIR계수를 갱신하기 위해 LMS알고리즘에 의해 이용되게 된다.
제5도에 나타낸 FIR필터의 구조는 실제로 사용되는 것으로, (실상 또는 허상) 데이터가 복수개의 승산기(84a, 84b, 84c, …, 84m)에 각각 인가되기 위해 단자(80)에서 입력되고, 계수가 각각 단자(82a, 82b, 83c, …, 82n)에서 승산기의 각각에 입력되게 된다. 입력데이터와 계수의 곱은 적절하게 가산기(88a, 88b, 88n-1)를 매개해서 각각 지연회로(86a, 86b, …, 86n)에 입력되는데, 이 지연회로(86n)의 출력은 제3도에 나타낸 가산기(66)나 가산기(68)로의 입력용 필터링된 데이타를 구성하게 된다. FIR필터의 동작은 종래에 잘 알려져 있는데, 예컨대 상술한 S.U.H. Qureshi의 참고자료의 1357∼1359페이지에 개시되어 있다.
일반적으로, FIR필터의 한개의 계수만이 각 필터 클럭주기동안에 변화될 수 있다. 따라서, N-트랩 필터를 완전히 조정하기 위해서는 N회의 필터 클럭주기가 걸리게 된다. N-탭 필터와 N-계수 갱신 계산회로가 제2도에 나타낸 바와 같이 M개씩 종속접속되어 있는 경우에는, 모든 (M×N)-탭을 갱신하는데도 여전히 N회 클럭주기가 걸리게 된다. 종래의 설계에서는 FIR필터의 한개의 계수만이 각 필터를 클럭주기동안에 변화되므로, 다른 모든 계수들은 그 계수에 대한 다음의 갱신 주기가 도래할 때까지 이전의 상태를 유지하게 된다. 그에 따라, 이와 같은 필터를 사용하는 적응형 등화기에 대한 수렴시간이 길어지게 되었다.
본 발명은 필터가 주기당 한개의 계수 갱신만을 허용하더라도 각 필터 주기동안에 모든 N개의 계수를 갱신시킴으로써 등화기의 수렴시간을 저감시키게 된다. 따라서, 계수들이 연속적으로 갱신되기 때문에 그들의 수렴시간은 저감되게 된다.
본 발명은 계수를 갱신시키기 위해 양자화된 형태로 LMS알고리즘을 실행하게 된다. 양자화되지 않은 형태에서의 알고리즘은 다음과 같다.
Cn+1=Cn+△EnX* n
여기서, Cn은 계수의 복합 벡터이고, Xn은 지연된 데이터의 복합 벡터이며, *는 복합 콘쥬게이트(conjugate)를 의미하고, E는 복합 에러신호이며, △는 스케일 벡터(scale factor)이다. 양자화된 형태에서의 알고리즘은 다음과 같다.
Qm[Cn+1]=Qm[Cn]+Qs[En]Qq[X* n]
여기서, Q1는 1비트 양자화기이고, δ는 스케일 벡터이며, 최종 양자화된 계수는 Qp{Qm[Cn+1]}이다.
제6도는 본 발명에 다른 64-랩 복합 계수 갱신 계산회로(36)를 나타낸 도면이다. 2비트이 양자화되고 등화되지 않은 복합데이터는 단자(90 ; 실상)와 단자(92 ; 허상)에서 입력되고, 마찬가지로 복합 에러신호의 2비트의 양자화된 실상 및 허상 성분은 각각 단자(96, 98)에서 입력된다. 종속접속된 64-지연단(94)은, 데이터가 출력되는 특정 지연단과 결합된 이득조정회로 및 축적기(accumulator)로의 입력용 각 에러성분과 각 데이터성분의 곱을 출력하는 멀티플라이(multiply) 독출전용 메모리(ROM)의 어드레스로서 에러신호와 더불어 입력용의 실상 및 허상 데이터를 수신하게 된다. 회로(120a)는 축적기와 이득조정회로의 일예이다.
제6도에 나타낸 바와 같이, 각 축적기와 이득조정회로(102∼102n)는 멀티플라이 ROM(100)으로부터의 곱과 지연회로(106)로부터 출력된 지연된 곱 출력을 가산하는 20-비트 축적기(104)를 포함하고 있다. 지연회로(106)는 20-비트의 지연된 계수를 출력하고, 20-비트의 축적기는 계수를 갱신하는데 사용된다. LMS스케일 벡터(△)는 축적기의 폭에 내재되어 있는 것이다. 계수는 축적 후에 종래의 절단 및 이득조정회로(108)에 의해 절단되고 이득조정되게 되는데, 이러한 이득조정에 의해 계수의 크기가 조정되게 된다. 멀티플렉서(110)는 각 단으로부터 모든 계수를 수신하고, 그들을 함께 멀티플렉스하여 각 클럭주기동안 출력용 1세트를 선택하게 된다. 여기서, 클럭입력(112)은 멀티플렉서(110)에 클럭신호를 입력하기 위해 제공되는 것이다.
절단된 계수에 실행된 이득조정은 잡음에 대한 성능을 향상시키는 수단을 제공한다. 덜 중요한 계수의 값은 그들의 최적치에 대한 불규칙한 요동을 최소화하기 위해 제한될 수 있다. 그에 따라, LMS알고리즘이 갖고 있는 내재적 문제점인 초과 에러분산을 최소화할 수 있게 된다.
제7도는 제6도에 나타낸 계수 갱신 회로를 VLSI로 실현한 도면이다. 동 도면에 나타낸 바와 같이 승산수단은 지연부(94)내에 구비된 복수개의 지연단에 대응하는 복수개의 프로그램가능한 논리어레이(PLA) 승산단(122)으로 이루어져 있는데, 각각의 지연단과 PLA승산단은 축적기와 이득조정단(102a∼102n)의 한개의 대응하여 병렬 처리경로(120)를 제공한다. 각각의 병렬 처리경로(120)는 직접회로내에서 조립하기 위해 분리된 VLSI슬라이스로서 제공될 수 있다.
본 발명의 계수 갱신 계산회로는 주기당 단지 한개의 계수 대신에 매 필터 클럭주기마다 병렬로 N계수 모두를 갱신시키므로, 등화기의 수렴시간은 LMS알고리즘의 실제 실해에 의해 거의 손상되지 않게 된다. 실제로, 본 발명의 수렴시간은 매 주기마다 한개의 계수만을 조정하는 종래예의 수렴시간의 1/N배 정도로 된다.
제8도 및 제9도는 본 발명에 따른 등화기와 종래예에 따른 등화기의 수렴시간을 비교하기 위해 각각의 시뮬레이션 결과를 나타낸 도면이다. 제8도에는 매 필터 클럭주기마다 한개의 계수만을 조정하는 계수 갱신방식을 채택한 종래 등화기의 성능을 나타내고, 제9도에는 매 필터 클럭주기마다 모든 N개의 계수를 병렬로 갱신시키도록 된 본 발명에 따른 등화기의 성능을 나타냈다. 이들 시뮬레이션에는 LMS알고리즘의 양자화된 버젼과 256-복합 탭 프렉셔널 스페이스등 등화기(fractional spaced equalized)를 이용했다. 그리고, 이들 시뮬레이션에서는 제6도에 나타낸 바와 같이 4개의 64-계수 갱신 계산블럭을 이용했지만, 제8도에 나타낸 등화기에 대한 계수조정은 병렬로 모든 계수를 처리하는 대신에 필터클럭주기당 한개의 계수로 제한되었다. 전송시스템은 부가적 화이트가우스잡음(additive white gaussian noise ; AWGN)과 다경로 왜곡(mutipath distortion)을 갖는 것으로, 5MHz의 기호속도(symbol rate)를 갖는 16-QAM이었다. 캐리어대 잡음비(carrier-to-noise rate ; C/N)는 30dB로 되고, 다경로는 직선(direct ray)으로부터 -10dB만큼 낮아지고 5㎲만큼 지연된 반사선(reflected ray)을 갖게 된다.
개시된 비교기준은 기호 주기(symbol period)내의 에러분산(error variance ; EV)대 수렴시간인데, 여기서 에러는 수신된 신호점(signal point)과, 가장 근접한 16-QAM 콘스텔레이션 저(constellation point)간의 차이이다. 제8도에 나타낸 응답(130)과 제9도에 나타낸 응답(140)을 비교함으로써 알 수 있는 바와 같이, 수렴시간(31,250/2,000,000기호 주기)에서의 감소 벡터 64는 매 주기마다 한개의 계수를 조정하는 것과 비교할 경우에 매 필터 클럭주기마다 모든 계수를 조정함으로써 얻어지는 것이다. 따라서, 본 발명의 병렬처리는 종래에 비해 성능에서의 근본적인 개선을 제공하게 된다.
본 발명은 각 필터주기동안에 병렬로 모든 계수를 갱신함으로써 수렴시간을 충분히 저감시킨 개량된 등화기, 특히 복합 적응형 등화기를 제공하고자 하는 것임이 인식되었을 것이다. 본 발명이 우선 실시예와 관련하여 설명되었지만, 본 발명은 상술한 우선 실시예에 한정되지 않고, 특허청구의 범위에 기재된 바와 같이 본 발명의 요지와 범위를 이탈하지 않는 범위내에서 여러가지로 변형 및 수정하여 실시할 수가 있다.

Claims (18)

  1. 신호데이터가 복수개의 연속적인 지연단을 통과하도록 하여 N세트의 지연된 신호데이터를 제공하는 단계와, 상기 지연된 신호데이터의 각 세트의 에러신호의 곱을 산출하는 단계 및, 상기 각 세트에 대한 이전의 곱 데이터를 상기 각 곱으로 동시에 갱신시켜 등화기 필터로의 선택적 입력용 N세트의 갱신된 계수를 제공하는 단계를 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  2. 제1항에 있어서, 상기 등화기는 복합 적응형 등화기이고, 상기 신호데이터와 상기 에러신호 및 상기 계수는 실상 및 허상의 복합 성분을 포함하는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  3. 제1항에 있어서, 상기 각각의 갱신된 세트의 계수를 절단하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  4. 제3항에 있어서, 상기 절단된 계수의 이득을 조정하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  5. 제4항에 있어서, 상기 절단되고 이득조정된 계수의 세트를 멀티플렉스하여 상기 등화기 필터로의 입력용 계수 세트의, 클럭에 의해 제어되는 흐름을 제공하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  6. 제5항에 있어서, 상기 등화기는 복합 적응형 등화기이고, 상기 신호데이터와 상기 에러신호 및 상기 계수는 실상 및 허상의 복합 성분을 포함하는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  7. 제1항에 있어서, 상기 갱신된 계수의 세트를 멀티플렉스하여 상기 등화기 필터로의 입력용 계수 세트의, 클럭에 의해 제어되는 흐름을 제공하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신방법.
  8. 입력신호로부터 지연된 신호데이터의 복수세트를 제공하기 위해 연결된 복수의 연속적인 지연단과, 상기 지연된 신호데이터의 각 세트를 에러신호로 승산하여 복수개의 곱을 제공하는 승산수단, 이전의 곱 데이터를 상기 각 곱으로 동시에 갱신시켜 복수 세트의 갱신된 계수를 제공하는 갱신수단 및, 상기 갱신된 계수 세트를 등화기 필터단에 선택적으로 입력시키는 선택적 입력수단을 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  9. 제8항에 있어서, 상기 갱신수단은 복수개의 병렬 처리경로로 이루어져 있고, 상기 각 병렬 처리경로는 상기 곱들중 하나를 갱신시키기 위해 상기 승산수단과 상기 입력수단간에 연결되어 있는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  10. 제9항에 있어서, 상기 각각의 병렬 처리경로는, 상기 승산수단으로부터의 곱을 수신하는 제1입력과, 제2입력 및, 출력을 갖춘 가산기와, 상기 출력으로부터의 곱 데이터를 상기 제2입력에 전달하도록 접속된 지연회로 및, 상기 출력을 상기 선택적 입력수단에 연결하는 수단을 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  11. 제10항에 있어서, 상기 병렬 처리경로는, 상기 가산기 출력과 상기 선택적 입력수단간에 접속되어 상기 갱신된 절단하는 수단을 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  12. 제11항에 있어서, 상기 병렬 처리경로는, 상기 가산기 출력과 상기 선택적 입력수단간에 접속되어 상기 갱신된 계수의 이득을 조정하는 수단을 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  13. 제8항에 있어서, 상기 갱신된 계수를 절단하는 수단을 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  14. 제8항에 있어서, 상기 갱신된 계수의 이득을 조정하는 수단을 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  15. 제8항에 있어서, 상기 입력수단은, 상기 갱신된 계수의 세트를 멀티플렉스하여 상기 등화기 필터단의 입력용 계수 세트의, 클럭에 의해 제어되는 흐름을 제공하는 수단을 더 구비하여 이루어진 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  16. 제8항에 있어서, 상기 승산수단은 상기 복수개의 지연단에 대응하는 복수개의 승산단으로 이루어지고, 상기 갱신수단은 상기 복수개의 지연단 및 승산단에 대응하는 복수개의 갱신단으로 이루어지며, 상기 대응하는 지연단과 승산단 및 갱신단의 세트는 지연된 신호 데이터의 세트용 병렬 처리경로를 형성하는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  17. 제16항에 있어서, 상기 병렬 처리경로가 직접회로내에서 슬라이드로서 실현되어 있는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
  18. 제8항에 있어서, 상기 등화기는 복합 적응형 등화기이고, 상기 신호데이터와 상기 에러신호 및 상기 계수는 실상 및 허상의 복합 성분을 포함하는 것을 특징으로 하는 복합 적응형 등화기의 계수 갱신장치.
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