JPS63232612A

JPS63232612A - サンプルレ−ト変換回路

Info

Publication number: JPS63232612A
Application number: JP6421487A
Authority: JP
Inventors: Takahito Katagiri; 片桐　孝人; Tomio Minami; 南　富美夫; Hiroshi Matsue; 寛史松江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-20
Filing date: 1987-03-20
Publication date: 1988-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデジタルゴースト除去装置等に用いられるサ
ンプルレート変換回路に関する。

（従来の技術）デジタル信号処理技術の１つに、サンプルレート変換が
ある。これは、ある周波数（レート）でサンプルされた
データを、他のレートに変換する技術であるが、近年デ
ジタル信号処理技術の進歩により、各分野での利用頻度
が高まっている。

その−例として、等化回路を用いたテレビジョンゴース
ト除去装置があげられる。同装置に前述　。

したサンプルレート変換を組合わせたデジタルゴースト
除去装置（以下ゴースト除去装置と言う）を第６図に示
す。この図に示すゴースト除去装置は、デジタルテレビ
ジョン受像機とともに使用されることを考慮して構成さ
れたものである。

ＮＴＳＣ方式のデジタルテレビジョン受像機のサンプリ
ング周波数は、４ｆｓｃ（約３．５８Ｍｔｌｚ　Ｘ　４
　）が広く使用されている。

ここで、より遠くのゴーストまで、つまり時間的に本来
の信号から大きく離れたゴーストまで除去することを考
えると、ゴースト除去装置内の等化回路４を構成する時
間遅延素子やタップ数が多くなってしまうが、同じ素子
数であっても、ナイキスト周波数に近い（即ち４ｆｓｃ
よりも低い）周波数で動°作させれば目的を達成するこ
とができる。

第６図は後者の手法を採用しており、４ｆｓｅレートの
入力信号をサンプルレートコンバータ３により４　ｆｓ
ｃｘ２／３＝　（８Ｘ３）ｆｓｃのレートに変換した後
、等化回路４とコントローラ６によって等化し、サンプ
ルレートコンバータ５によって再び４ｆｓｃのレートの
信号に戻し、これをゴースト除去信号７として用いる。

ゴースト除去信号７は、入力端子１の入力信号８とレー
トが同じになり、加算器２において入力信号８に加算さ
れゴーストを低減する。

第７図は、先のサンプルレートコンバータ３の具体例で
ある。単位遅延素子１１〜１３は４ｆｓｃ動作、ラッチ
回路１４〜１７は４／３ｆｓｃ動作である。ラッチ回路
１４〜１７の出力がそれぞれ乗算器１８〜２１によっで
ある定数倍乗算され、加算回路２２によって加算される
。そしてその出力信号２４は、第８図の・に相当する補
間データとなる。一方、単位遅延素子１７の出力２５は
、第８図のＯに相当するデータであり、パラレル・シリ
アル変換器２３において、直列データに変換される。即
ち、第８図に示すように補間データ・と同相データＯを
交互に有する８／３ｆｓｃのデータとして出力されてい
る。

（発明が解決しようとする問題点）第６図に示すゴースト除去装置では、ゴースト除去範囲
は広まるが８、逆に等化回路４の単位遅延時間が長くな
るので、入力信号に８に重畳するゴーストの遅延時間に
対して、ゴースト除去信号７の遅延時間の調整が粗くな
る１、ために、タップ数を増加しなければ消え残りが増
加するという欠点が生じていた。

そこでこの発明は等化回路のタップ遅延時間をより細か
く調整でき、かつナイキスト周波数に近い周波数で等化
回路を動作させることが可能なサンプルレート変換回路
を実現することを目的とする。

［発明の構成］（問題点を解決するための手段）周波数ｆｓｌ　　［Ｈｚｌからｆｓ２［Ｈｚコ（ｍｆｓ
ｌ−ｎｆｓ２　　：ｍ、ｎは互いに素である最小の整数
）にレートを変換するサンプルレート変換回路において
、周波数ｆｓ１のデータに対し、ｎ通りの位相を選択す
る手段を備える。そしてゴースト除去装置のコントロー
ル部において、ゴーストの遅延時間に合わせて選択する
ことによって、等価的に除去信号の遅延時間を調整する手段を設けるものである
。

（実施例）以下この発明の実施例を図面を参照して説明する。

まず実施例の説明に先立ち、各実施例に共通する周波数
ｆｓ□とｆｓ２のデータ位相関係について述べておく。

第３図の説明図においてＡはｆｓｌ　　（−４ｆｓｃ。

ｆ　ｓｃは色副搬送波周波数）間隔のデータでありＢ、
Ｃ，Ｄはｆ　ｓ２　　（＝８／３　ｆｓｃ）間隔のデー
タである。このように８／３ｆｓｃのデータは４ｆｓｃ
のデータに対し３通りの位相形態をとり得る。

一般にｆｓｌとｆｓ２がｍｆ　８１−ｎ　ｆ　８２　　
（ｍ。

ｎは互いに索である最ｔＪｖの整数）を満たす場合、ｆ
ｓ２のデータはｆｓ□のデータに対しｎ通りの位相を持
つことになる。従って、このｎ通りの位相が任意に選択
可能であれば、ｆｓｌレートのデータに対し、ｍ倍の細
かさで信号の遅延調整が出来ることになる。

次に実施例について説明する。尚、以降の実施例は全て
ｆ　８１−４　ｆｓｃ、　　ｆ　８２−８／３　ｆｓｃ
（ｍ−２，ｎ−３）におけるものである。

第１図の実施例は、第７図で示したサンプルレートコン
バータに対して、その前段に選択機能を付加した例であ
る。

即ち、サンプルレートコンバータ５０における単位遅延
素子１１〜１３は、４ｆｓｃ動作、ラッチ回路１４〜１
７は４／３ｆｓｃ動作である。ラッチ回路１４〜１７の
出力がそれぞれ乗算器１８〜２１によっである定数倍乗
算され、加算回路２２によって演算された信号２４は、
補間データとして用いられる。また、単位遅延素子１７
の出力２５は、前記補間データの間に位置するデータと
なる。

一方、選択機能部は、４ｆｓｃ動作の２つの単位遅延素
子３２．３３と、各単位遅延素子３２゜３３の出力信号
３７．３８と、入力端子３１からの入力信号３９を選択
信号３６に従って切換えて出力するセレクタ３４から成
っている。この結果、セレクタ３４の出力信号４０及び
単位遅延素子１１．１２．１３の各出力信号４１，４２
．４３は、第２図に示すように３種の遅延量を持つこと
になる。

今説明を容易にするために信号４３に着目する。

信号４３がＢ−、Ｃ″、Ｄ−に示すデータである場合、
ラッチ回路１７では第２図に示されるある固定の位相を
持つ８／３ｆｓｃのクロックで再サンプルされる。図の
ように、Ｂ′は、０．３．６゜９、・・・番目のデータ
が再サンプルされるが、Ｃ″は１．４，７．番目が、ま
た、Ｂ′は２，５．８゜・・・番目の各データが再サン
プルされる。

これら再サンプルされた信号２５は、第３図の０印の同
相データとなり、補間データ信号２４とパラレル・シリ
アル変換器２３で直列変換されて、Ｂ′の場合は第３図
のＢ、Ｃ＝の場合は第３図Ｃ２Ｄ′の場合は第３図のＤ
のデータのように出力される。

従って、選択信号３６によって、信号３７゜３８．３９
の選択状態を切換えることにより、サンプルレート変換
された信号の位相を従来よりも細かく制御できることに
なる。したがって、ゴースト除去装置に用いて、ゴース
ト除去信号を作る場合、元のゴーストの位相位置に合わ
せる精度を高くすることができる。

上記の実施例は、ｉｌｌ／３ｆｓｃのクロックを固定と
し、Ｂ−、Ｃ−、Ｄ−に示した４ｆｓｃレートのデータ
を位相軸方向にずらすことによって、第３図のＢ、Ｃ，
Ｄの３ＦＪの形態の各データを得た。

しかし、本発明はこの実施例に限らず、第４図に示すよ
うに８／３ｆｓｃのクロックの位相をずらすことにより
、第３図に示したＢ、Ｃ，Ｄの３種の形態のデータを得
ることができる。

即ち、第４図の実施例は、サンプルレートコンバータ５
０のラッチ回路１４〜１７に供給される８／３ｆｓｃの
クロック入力系路に、位相シフト回路５１を設けるもの
である。そして、その位相シフト量を選択信号５２によ
り調整するように構成する。

第５図は更にこの発明の他の実施例である。

この実施例の場合、第３図Ａに示す入力データに対して
、その間のデータを補間したものをまず作成している。

即ち、入力データを単位遅延素子１１〜１３によって単
に遅延させた信号６２と、各単位遅延素子１１〜１３の
入力部と出力部の信号を所定値に増幅する乗算器１８〜
２１の出方とを加算して合成した補間信号６１とを、パ
ラレル・シリアル変換器２３で直列に変換することで、
データレート８ｆｓｃの信号６５を作成している。

この信号６５は、第３図のＢ、Ｃ，Ｄの３信号をシリア
ルにした信号に等しい。

ここで、信号６５を、ラッチ回路δ６．６７゜６８に供
給し、ここで再サンプルを行なう。クロック発生器７０
は、３種の位相を持っ８／３ｆｓｃのクロック７１．７
２．７３を出力しており、各クロック７１，７２．７３
は、ラッチ回路６６゜６７．６８にサンプリングクロッ
クとして与えられる。

従って、ラッチ回路６６．６７．６８の各出力？４，７
５．７６は、第３図のＢ、Ｃ，Ｄの各信号となる。

尚、上記した各実施例は、ｆｓｌ−４ｆｓｃからｆｓ２
−８／３ｆｓｅの変換についての例であるが、これに限
るものではなく、本発明に係る位相選択手段を持つサン
プルレート変換回路は、任意のレートのｆｓｌからｆｓ
２に変換する回路として利用できる。この場合、例えば
、第１図の実施例では、入力信号の選択機能部において
、単位遅延素子（ｎ−１）個をカスケード接続し、セレ
クタ３４ではｎ個の信号から１つを選択することになる
（ｍｆ　８１−ｎ　ｆ　ｓ２　）。

また、各実施例では、補間信号を得るのに４タツプ（乗
算器も４個）、主信号は１タツプとして構成したが、タ
ップ数は任意に変更できることはもちろんである。

［発明の効果］以上説明した本発明によると、サンプルレート変換の際
に、任意の位相の信号を選択して出力することがいでき
る。従って、例えばゴースト除去装置に適用すると、等
化回路内のタップ数が同じであっても、より長い遅延時
間のゴーストを除去でき、なおかっ、更に細かい遅延時
間調整ができることから、消え残りの少ないゴースト除
去装置を実現するのに有効である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
、第３図はこの発明の回路の動作説明のために示した説
明図、第４図、第５図は、この発明の他の実施例を示す
ブロック図、第６図は従来のゴースト除去装置の例を示
すブロック図、第７図は、第６図のサンプルレートコン
バータラ示す回路図、第８図は第６図のサンプルレート
コンバータの動作説明のために示した説明図である。１１〜１３，３２．３３・・・単位遅延素子、３４・・
・セレクタ、１４〜１７・・・ラッチ回路、１８〜２１
・・・乗算器、２２・・・加算回路、２３・・・パラレ
ル・シリアル変換器。出願人代理人　弁理士　鈴　江　武　彦第　２　図第３図、５０第４図

Claims

【特許請求の範囲】

（１）複数の単位遅延素子を直列接続しており、各遅延
手段にはそれぞれ前記入力信号の遅延量の異なる出力を
得る第１の遅延手段と、前記入力信号及び前記第１の遅延手段の各出力のうちい
ずれか１つを選択信号に応じて選択して出力するセレク
タと、前記セレクタの出力を入力とし、複数の単位遅延素子を
直列接続しており、各遅延手段にはそれぞれ遅延量の異
なる出力を得る第２の遅延手段と、前記第２の遅延手段
の各出力を、前記入力信号とはサンプルレートの異なる
クロックでラッチするラッチ手段と、前記ラッチ手段からの各出力を乗算器を介して加算し補
間信号を作る加算手段と、前記補間信号と前記ラッチ手段からの１つの信号を入力
として直列データに変換するパラレル・シリアル変換手
段とを具備したことを特徴とするサンプルレート変換回
路。
（２）入力信号が供給され、複数の単位遅延素子を直列
接続しており、各遅延手段にはそれぞれ遅延量の異なる
出力を得る遅延手段と、前記遅延手段の各出力を、前記入力信号とはサンプルレ
ートの異なるクロックでラッチするラッチ手段と、前記ラッチ手段に前記クロックを供給する経路に設けら
れ、前記クロックの位相を選択信号に応じて可変するク
ロック供給手段と、前記ラッチ手段からの各出力を乗算器を介して加算し補
間信号を作る加算手段と、前記補間信号と前記ラッチ手段からの１つの信号を入力
として直列データに変換するパラレル・シリアル変換手
段とを具備したことを特徴とするサンプルレート変換回
路。
（３）入力信号が供給され、複数の単位遅延素子を直列
接続しており、各遅延手段にはそれぞれ遅延量の異なる
出力を得る遅延手段と、前記遅延手段からの各出力を乗算器を介して加算し補間
信号を作る加算手段と、前記補間信号と前記ラッチ手段からの１つの信号を入力
として直列データに変換するパラレル・シリアル変換手
段と、前記パラレル・シリアル変換手段からの出力をそれぞれ
入力とし、前記入力信号とはサンプルレートの異なるク
ロックでラッチするラッチ手段と、前記ラッチ手段に対
して、それぞれ異なる位相の前記クロックを供給するク
ロック発生手段とを具備したことを特徴とするサンプル
レート変換回路。