JPS61107808A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば高品位テレビジョンの帯域圧縮に用
いて好適なディジタルフィルタに関する。

〔従来の技術〕

走査線の数を増加し、解像度の向上がはかられた高品位
テレビジョンが知られている。この高品位テレビジョン
の信号の帯域は広（、標準テレビジョンの信号帯域の例
えば約４倍である。このため、伝送を行う時には、帯域
圧縮を行い、伝送帯域を狭める必要がある。帯域圧縮の
方法は、−例として、以下に述べる方法が提案されてい
る。

つまり、静止領域の画像は静止画であるから、フレーム
毎にデータは同じである。そこで、静止領域ではフレー
ム毎に標本格子をずらして一部の画素データのみを送出
することにより帯域圧縮を行い、受信機側でこの画素デ
ータをメモリに貯え、メモリから読出された出力により
画像を再現する。

動領域では静止領域と同様に画像を伝送することはでき
ないので、動領域では）・レーム内のデータを帯域制限
してデータを間引送出し、受信機側で補間フィルタを用
いることによって画像を再現するようになされている。

上述の方法を用いて高品位テレビジョンの画像信号を伝
送する場合、まず、画像信号の動きが検出される。画像
信号は静止領域用のブリフィルタ及び動領域用のブリフ
ィルタに供給され、この静止領域用のブリフィルタ及び
動領域用のブリフィルタの出力が検出結果に応じてクロ
スフェードで切換えられ、出力データが例えば１／４に
サブサンプリングされ、帯域が１／４に圧縮されて伝送
される。

静止領域用のブリフィルタは、動画の間引後も帯域を広
くしておくために、帯域圧縮後の標本格子を千鳥格子の
構造にするためのものである。この静止領域用のブリフ
ィルタは、３次元ディジタルフィルタの構成のものが必
要である。動領域用のブリフィルタは、帯域圧縮のため
のもので、この動領域用のブリフィルタは、２次元ディ
ジタルフィルタの構成のものが必要である。

ビデオ信号処理に用いられるディジタルフィルタは、フ
ィードバックループのないＦＩＲ型のものが用いられる
。このＦＩＲ型ディジタルフィルタの出力は、一般に Ｙｉ　＝ΣｈＨ−ＪＸｉ−ｊ で表される。但し、Ｘ８−人力時系列、Ｙｌ−出力時系
列、ｈ、＝フィルタ係数、Ｎ＝タップ数である。上式は
入力信号とインパルス応答の畳込みによって出力信号が
得られることを表しており、これは、第６図に示す構成
によって実現できる。

第６図において、Ｄ、〜Ｄ、１−１が単位遅延回路を示
しており、これらの単位遅延回路り、−Ｄ、−６が縦続
接続される。入力端子１０１．から入力時系列データが
入力され、これら縦続接続された単位遅延回路Ｄ１〜Ｄ
ｎ−１の両端及び夫々の接続点から位相の異なった入力
時系列が順次出力される。

これらの入力時系列の夫々に乗算器によりフィルタ係数
り、〜ｈ７が乗じられ、乗算器の出力が加算器１０２で
加算されることで、上式に示される演算がなされる。加
算器１０２から出力端子１０３が導出され、出力端子１
０３からフィルタ出力が取り出される。

動領域用ブリフィルタ及び静止領域用ブリフィルタに用
いられるディジタルフィルタは、第６図に示す構成のＦ
ＩＲディジタルフィルタを２次元及び３次元に展開して
構成するものである。単位遅延回路Ｄ１〜Ｄｎ−＋　と
しては、入力時系列の周期で動作するレジスタを用いる
必要がある。乗算器としては、入力時系列の周期で動作
が可能な高速の乗算器を用いる必要がある。

高品位テレビジョンのように信号帯域の広いテレビジョ
ン信号をサンプリングする場合、そのサンプリング周波
数ｆｓは非常に高く、例えば６４ＭＨｚである。このよ
うに高速のディジタル信号の処理は、標準テレビジ目ン
システムに用いられるロジックＩＣ１例えばＴＴＬロジ
ックやＣ−ＭＯＳロジックでは行うことができない。従
来では、高速のディジタル信号を低速のロジックＩＣで
処理を行う１つの方法として、並列化処理が行われてい
る。しかし、ディジタルフィルタ１０４及び１０５を、
第７図に示すように並列に配置し、端子１０８から供給
される切換信号によりスイッチ回路１０６及び１０７を
交互に切換え、入力端子１１０からの入力信号に対して
ディジタルフィルタ１０４及び１０５の出力を交互に切
換えることによって並列処理を行っても、２倍のデータ
レートの信号処理がなされたフィルタ出力を出力端子１
１１から取り出することはできない。

高速処理を行うことができるロジック、例えばＥＣＬロ
ジックを用いてフィルタを構成することも考えられるが
、このようなロジックは、高集積化が難しく、高価で、
消費電力が大きい。更に、このようなロジックを使う場
合、インピーダンスのマツチング、配置などを十分に考
慮して使用しなければならない。従って、結果的にはハ
ードウェアの増大につながる。

そこで入力時系列の全サンプルについてフィルタ演算を
行わず、数サンプル毎に間引いてフィルタ演算を行うこ
とが考えられる。前述のように、伝送される高品位テレ
ビジョンの画像信号は、帯域制限した後、サブサンプリ
ングされて伝送されるものであるから、フィルタ演算を
全サンプルについて行わず、数サンプル毎に間引いて行
っても、等価な処理を行うことができる。このように、
間引いてフィルタ演算を行う構成とすれば、１／ｋに間
引いたとすると、データは入力時系列の１／ｋの周期で
しか変化しないため、乗算器として低速度の乗算器を用
いることができ、ハードウェア規模を縮小できる。

第８図は、１／４レートに時系列データを間引いてフィ
ルタ演算を行うディジタルフィルタの一例である。

第８図において、１２１〜１２８がレジスタを示し、レ
ジスタ１２１〜１２８が縦続接続される。

レジスタ１２１〜１２８は、高速動作が可能なレジスタ
である。レジスタ１２１〜１２８には、人力時系列デー
タの周期に等しい、例えば周波数６４Ｍ　Ｈｚのクロッ
クが供給されている。縦続接続されたレジスタ１２１〜
１２８の一端から入力端子１２０が導出され、入力端子
１２０から例えば６４ＭＨｚのサンプリングクロックで
ディジタル化された高品位テレビジラン信号のデータが
供給される。

縦続接続されたレジスタ１２１〜１２８の両端及び夫々
の接続点から、１サンプルづつの位相の異なった時系列
データが夫々順次出力される。レジスタ１２１〜１２８
の出力がレジスタ１３２〜１３９に夫々供給され、入力
端子１２０からのデータがレジスタ１３１に供給される
。

レジスタ１３１〜１３９には、入力時系列データの周期
の４倍の例えば周波数１６ＭＨｚのクロックが供給され
ている。従って、レジスタ１３１〜１３９からは、入力
時系列データが４サンプル毎に３サンプル間引かれて得
られる１／４レートの時系列データが順次出力される。

つまり、入力時系列データ（ＸＩ　＋　　ｘｚ　＋　　
ｘ３＋　　ｘａ　ｌ　　・・・・・）に対して、レジス
タ１３９からは１／４レートの時系列データ（ｘ＋　、
ｘｓ　＋　　ＸＩ　＋　　ＸＩ３．””’）が順次出力
される。レジスタ１３８からは１／４レートの時系列デ
ータ（Ｘｚ　＋　　Ｘｂ　＋　　ｘｌｏ、Ｘ１４１・・
・・・）が順次出力される。レジスタ１３７からは１／
４レートの時系列データ（ｘｚ、ｘ７．Ｘ１１＋　　Ｘ
ＩＳ＋　　・・・・・）が順次出力される。レジスタ１
３６からは１／４レートの時系列データ（Ｘ、。

ｘｓ　＋　　ＸＩｔ＋　　ｘＩ６＋　　・・・・・）が
順次出力される。

レジスタ１３５からは１／４レートの時系列データ（ｘ
Ｓ　＋　　ＸＩ　＋　　Ｘ１３＋　　ＸＩ？＋　　”・
・’）が順次出力される。レジスタ１３４からは１／４
レートの時系列データ（ｘ、、　ｌ　ＸｌＯ＋　　Ｘ１
４＋　　”Ｉｍ＋　　・・””）が順次出力される。レ
ジスタ１３３からは１／４レートの時系列データ（ｘｔ
　ｌ　　ＸＩＩ＋　　ＸＩ５．Ｘ２９．　　・・・・・
）が順次出力される。レジスタ１３２からは１／４レー
トの時系列データ（ｘａ＋ＸＩＺ＋ｘｌ＆＋Ｘｚ。、　
、・・・・）が順次出力される。レジスタ１３１からは
１／４レートの時系列データ（ＸＩ　＋　　Ｘ１３＋　
　ｘｌ’？＋　　Ｘ２１＋　　”・・”）が順次出力さ
れる。

レジスタ１３１〜１３９の出力が乗算器１４１〜１４９
の夫々に供給される。乗算器１３１〜１３９は、所定の
フィルタ係数を乗じる乗算器である。乗算器１３１〜１
３９の出力が加算器１５０に供給される。加算器１５０
から出力端子１５１が導出され、出力端子１５１からフ
ィルタ出力が取り出される。

レジスタ１３９，１３８，１３７，１３６，１３５．１
３４，１３３，１３２，１３１からは、まず時系列デー
タＸＩ’％−Ｘ、が取り出され、この時系列データから
のフィルタ出力が出力端子１５１から取り出される。次
に、時系列データｘ５〜Ｘ１３が取り出され、この時系
列データからフィルタ出力が出力端子１５１から取り出
される。以下、４サンプル毎に間引かれた時系列データ
からのフィルタ出力が出力端子１５１から取り出される
。

時系列データの１／４レートで動作しているため、乗算
器１４１から１４９としては、高速動作のものを用いる
必要はない。

入力時系列データを例えば１／４レートに間引いて処理
を行うフィルタを構成する場合、その間側方には４通り
ある。つまり、入力時系列データに対して１／４のレー
トの時系列は、４種類の位相の異なる場合がある。

間引の位相を任意に選択するには、第９図に示す位相シ
フト回路を設けることが考えられる。第９図に示す位相
シフト回路は、入力時系列データの周期に等しいクロ７
りで動作するレジスタ１６１．１６２，１６３を縦続接
続し、レジスタ１６１の一端から導出された入力端子１
６０から入力時系列データを供給し、これらのレジスタ
１６１゜１６２．１６３の出力から夫々位相の異なった
時系列データを得るものである。レジスタ１６１゜１６
２．１６３の出力はセレクタ１６４に供給され、端子１
６５から供給されるセレクト信号により位相が選択され
、選択された位相の時系列データが出力端子１６６から
第８図に示すディジタルフィルタの入力端子１２０に供
給される。

〔発明が解決しようとする問題点〕

入力時系列を１／ｋに間引いてフィルタ出力を得るよう
にしたディジタルフィルタを、第８図に示すように構成
した場合、フィルタの次数に応じた個数の入力時系列デ
ータのサンプリング周波数で動作するレジスタ１２１〜
１２８が必要である。

このレジスタ１２１〜１２８は、高速動作が可能な素子
を用いなければならない。高速動作が可能な素子は、高
密度の集積化が難しく、高価で、消費電力が太き（、高
速動作が可能な素子を数多（使用することは、ハードウ
ェアの増大につながる。

従ってこの発明の目的は、入力時系列を１／ｋに間引い
てフィルタ出力を得るようにしたディジタルフィルタで
、高速動作が可能な素子が削減されたディジタルフィル
タを提供することにある。

また、間引の位相を任意に設定するのに、第９図に示す
位相シフト回路を用いると、高速動作が可能なレジスタ
１６１，１６２，１６３を少なくとも（ｋ−１）個付加
する必要がある。

従ってこの発明の他の目的は、高速動作が可能なレジス
タを付加することなく間引の位相が任意に選択できるデ
ィジタルフィルタを提供することにある。

〔問題点を解決するための手段〕

この発明は、入力時系列データの標本化周波数で動作す
る第１の遅延回路１〜３を少なくとも（ｋ−１）段縦続
接続し、（ｋ−１）段縦続接続された第１の遅延回路１
〜３からに個のタップを厚出し、タップの各々に第１の
遅延回路１〜３の１／ｋの周波数で動作する第２の遅延
回路５〜１６をフィルタの次数に応じた個数縦続接続し
、第２の遅延回路５〜１６のに個の縦続接続の夫々のタ
ップから得られる出力を所定のフィルタ係数を乗じる乗
算回路１７〜２５に夫々供給し、乗算回路１７〜２５の
出力を加算することにより、入力時系列データを１／ｋ
に間引いてフィルタ出力を得るようにしたディジタルフ
ィルタである。

〔作用〕

入力時系列データの標本化周波数で動作する（ｋ−１）
段縦続接続された第１の遅延回路１〜３のタップから、
位相の異なったにサンプル毎に（ｋ−１）サンプル間引
かれて得られる１／４レートの時系列データが得られる
。第１の遅延回路１〜３の１／ｋの周波数で動作する遅
延回路５〜１６から、１／ｋに間引かれた時系列データ
が得られ、これらの出力から乗算回路１７〜２５及び加
算回路２６により、フィルタ出力が求められる。

〔実施例〕

以下、この発明の一実施例について、図面を参照°して
説明する。第１図において、１，２．３がレジスタを示
し、レジスタ１．２．３が縦続接続される。レジスタ１
，２．３は高速動作が可能なレジスタで、レジスタ１，
２．３には、入力時系列データの周期に等しいクロック
、例えば周波数６４ＭＨｚのクロックが供給されている
。縦続接続されたレジスタ１．２．３の一端から入力端
子４が導出され、入力端子４から入力時系列データ、例
えば周波数６４ＭＨｚのサンプリングクロックでディジ
タル化された高品位テレビジョン信号が供給される。

縦続接続されたレジスタ１〜３の両端及び接続点からは
、１サンプルづつ位相の異なる時系列データが夫々順に
取り出される。レジスタ１の一端がレジスタ５に接続さ
れ、レジスタ１とレジスタ２の接続点がレジスタ６に接
続され、レジスタ２とレジスタ３の接続点がレジスタ７
に接続され、レジスタ３の他端がレジスタ８に接続され
る。

レジスタ５〜８には、入力時系列データの周期の４倍の
クロック例えば周波数１６ＭＨｚのクロックが供給され
る。従って、レジスタ５〜８からは、第２図に示すよう
に、入力時系列データが４サンプル毎に３サンプル間引
かれて得られる１／４レートの４種類の時系列データが
出力される。つまり、入力時系列データ（ｘＩ　＋　　
ｘ２　＋　　Ｘ３　＋　　Ｘ４　＋・・・・・・）に対
して、レジスタ８からは、１／４レートの時系列データ
（ｘＩ　＋　　ｘＳ　＋　　Ｘ９　＋　　ｘｌ：Ｉ＋・
・・・・・）が順次出力され、レジスタ７からは１／４
レートの時系列データ（ｘ２１　　ｘ＆　＋　　ＸＩＯ
＋　　ｘ、４．・・・・・・）が順次出力され、レジス
タ６からは１／４レートの時系列データ（ｘｌ　＋　　
ｘ７　＋　　ｘＩＩ＋ＸＩ５＋　・・・・・・）が順次
出力され、レジスタ５からは１／４レートの時系列デー
タ（ｘ、、ｘ８．ｘＩｔ＋　　ｘＩ６＋　・・・・・・
）が順次出力される。

レジスタ５とレジスタ９とレジスタ１０とが縦続接続さ
れる。レジスタ６とレジスタ１１とレジスタ１２とが縦
続接続される。レジスタ７とレジスタ１３とレジスタ１
４とが縦続接続される。レジスタ８とレジスタ１５とレ
ジスタ１６とが縦続接続される。これらのレジスタ９〜
１６には、入力時系列データの周期の４倍のクロック、
例えば周波数１６　Ｍ　Ｈｚのクロックが供給される。

従って、第３図に示すように、レジスタ１０，１２．１
４゜１６からデータＸ４　＋　　ｘｚ　＋　　ｘｚ　＋
　　ＸＩが夫々出力される時、レジスタ９，１１，１３
．１５からはデータｘ、、＋　　ｘ７１　　ｘ６１　　
ｘｓが夫々出力される。この時、レジスタ８からは、デ
ータＸ、が出力される。

レジスタ１６の出力が乗算器１７に供給され、レジスタ
１５とレジスタ１６の接続点の出力が乗算器２１に供給
され、レジスタ８とレジスタ１５の接続点の出力が乗算
器２５に供給される。レジスタ１４の出力が乗算器１８
に供給され、レジスタ１３とレジスタ１４の接続点の出
力が乗算器２２に供給される。レジスタ１２の出力が乗
算器１９に供給され、レジスタ１１とレジスタ１２の接
続点の出力が乗算器２３に供給される。レジスタ１０の
出力が乗算器２０に供給され、レジスタ９とレジスタ１
０の接続点の出力が乗算器２４に供給される。

乗算器１７〜２５は、所定のフィルタ係数り。

からり、を乗じる乗算器である。乗算器１７〜２５の出
力が加算器２６に供給される。加算器２６から出力端子
２７が導出され、出力端子２７からフィルタ出力が取り
出される。

乗算器１７〜２５には、まず、時系列データＸ１〜Ｘ、
が供給され、この時系列データからのフィルタ出力が出
力端子２７から取り出される。次に時系列データＸ、〜
ｘ１３が供給され、この時系列データからのフィルタ出
力が出力端子２７から取り出される。以下、４サンプル
間引かれた時系列データからのフィルタ出力が出力端子
２７から取り出される。

このようにして得られるフィルタ出力は、人力＋１９　
系列の全サンプルについてフィルタ演算を行わず、４サ
ンプル間引いてフィルタ演算を行うものである。このよ
うに、時系列データを間引いてフィルタ演算を行うもの
であるため、データは入力時系列の１／４の周期でしか
変化せず、乗算器１７〜２５として低速度のものを用い
ることができる。高速動作が必要なレジスタは、レジス
タ１゜２．３であり、他のレジスタは、低速度のもので
十分動作する。

第４図は、この発明の他の実施例である。人力時系列デ
ータを例えば１／４レートに間引いて処理を行う場合、
その間明方には４通りある。この他の実施例は、間引の
位相を任意にシフトすることができるようになされたも
のである。この他の実施例では、第１図において破線で
囲んで示すレジスタＬ、２．３の縦続接続の代わりに、
第４図に示す位相シフト可能な遅延回路が用いられ、入
力信号は、入力端子４０から供給され、セレクタ５１〜
５４の出力は、第１図におけるレジスタ８゜レジスタ７
、レジスタ６、レジスタ５に夫々供給される。他の構成
は、第１図に示す一実施例と同様であるため、説明を省
略する。

第４図において４１，４２．４３が高速動作が可能なレ
ジスタである。レジスタ４１，４２．４３が縦続接続さ
れる。レジスタ４１．４２．．４３には、入力時系列の
周期と等しいクロック、例えば６４ＭＨｚのクロックが
供給される。レジスタ４１の一端から入力端子４０が導
出され、入力端子４Ｏから入力時系列データが供給され
る。縦続接続されたレジスタ４１，４２．４３の両端及
び接続点から、１サンプルづつ位相の異なる時系列デー
タが出力される。

レジスタ４１の一端がレジスタ４４に接続される。レジ
スタ４１とレジスタ４２の接続点がレジスタ４５に接続
される。レジスタ４２とレジスタ４３の接続点がレジス
タ４６に接続される。レジスタ４３の他端がレジスタ４
７に接続される。レジスタ４４〜４７には、入力時系列
の周期の４倍のクロック、例えば周波数１６ＭＨｚのク
ロックが供給される。従って、レジスタ４４〜４７から
は、入力時系列が４サンプル毎に３サンプル間引かれて
得られる１／４レートの４種類の時系列が出力される。

つまり、入力時系列データ（Ｘｌｒ　　ｘｔ　＋ｘ３　
＋　　Ｉ４　＋　・・・・・・）に対してレジスタ４７
から、　　　　　　は１／４レートの時系列データ（ｘ
ｌ　＋　　Ｘｓ　ｒ　　ｘＩＩ　　ｘｌ３＋　・・・・
・・）が順次出力され、レジスタ４６からは１／４レー
トの時系列データ（ｘｚ、Ｉ６　＊　　ＸＩＯ＋　　Ｘ
Ｉ４＋　・・・・・・）が順次出力され、レジスタ４５
からは１／４レートの時系列データ（Ｘｓ・　Ｘ？　＋
　　ＸＩＩ＋　　Ｘ１５＋　・・・・・・）が順次出力
され、レジスタ４４からは１／４レートの時系列データ
（ｘａ　ｌ　　ｘａ　ｌ　　ＸＩ２．Ｘ１６＋　”””
）が順次出力される。

レジスタ４４とレジスタ４８とが縦続接続される。レジ
スタ４５とレジスタ４９とが縦続接続される。レジスタ
４６とレジスタ５０とが縦続接続される。レジスタ４８
〜５０には、入力時系列データのクロックの周期の４倍
のクロック例えば周波数１６ＭＨｚのクロックが供給さ
れる。従って、レジスタ４８，４９．５０からデータｘ
４　＋　　Ｉ３　＋ｘ２が夫々得られる時、レジスタ４
４，４５．４６からデータｘＩＩ　＋　　Ｉ７　＋　　
ｘｈが夫々得られる。

この時、レジスタ４７からはデータＸ、が得られる。

５１．５２，５３．５４がセレクタを示し、セレクタ５
１〜５４は４つの入力Ａ、Ｂ、Ｃ，Ｄの中から１つの出
力を選択するものである。セレクタ５１〜５４には、端
子５５からセレクト信号が供給され、このセレクト信号
により４つの入力Ａ。

Ｂ、Ｃ，Ｄの中の１つが選択される。

セレクタ５１〜５４の夫々の入力Ａには、レジスタ５０
の出力、レジスタ４９の出力、レジスタ４８の出力、レ
ジスタ４７の出力が夫々供給される。従って入力Ａが選
択されると、入力時系列データ（ｘｌ＋ＸＺ＋Ｘゴ、Ｉ
４．・・・・・・）に対して、セレクタ５１からは１／
４レートの時系列データ（ｘｚ　ｌ　　Ｘｈ＊　　Ｘｌ
Ｏ＋　　Ｘ１４＋　”・・”）が順次出力され、セレク
タ５２からは１／４レートの時系列データ（Ｘｓ　＋　
　ｘＩＩ　　ＸＩＩ＋　　Ｘ１５＋　”””）が順次出
力され、セレクタ５３からは１／４レートの時系列デー
タ（Ｉ４　＋　　ｘｓ　：　　ｘｌ２．”＋６＋　”・
・・・）が順次出力され、セレクタ５４からは１／４レ
ートの時系列データ（ｘＳ　ｒ　　Ｉ９　＋　　Ｉ１３
．ｘ１？＋　・・・・・・）が順次出力される。

セレクタ５１〜５４の夫々の入力Ｂには、レジスタ４９
の出力、レジスタ４８の出力、レジスタ４７の出力、レ
ジスタ４６の出力が夫々供給される。従って入力Ｂが選
択されると、入力時系列データ（ｘｌ　＋　　Ｉ２　＋
　　Ｉ３　＋　　ｘ、＋　”””）に対して、セレクタ
５１からは１／４レートの時系列データ（ｘ：ｌ　＋　
　”？　ｌ　　ＸＩＩ＋　　ｘＩｓ、”””）が順次出
力され、セレクタ５２からは１／４レートの時系列デー
タ（ｘａ　ｌ　　Ｘｓ　ｌ　　Ｘ１ｚ＋　　ｘＩ６＋　
・・・・”）が順次出力され、セレクタ５３からは１／
４レートの時系列データ（ｘｓ　ｌ　　Ｉ９　＋　　Ｘ
Ｉ：ｌ＋　　ｘｌ？＋　・・・・・・）が順次出力され
、セレクタ５４からは１／４レートの時系列データ（ｘ
、、ｘ、。＋　　Ｘ１４＋　　Ｘ１８＋　・・・・・・
）が順次出力される。

セレクタ５１〜５４の夫々の入力Ｃには、レジスタ４８
の出力、レジスタ４７の出力、レジスタ４６の出力、レ
ジスタ４５の出力が夫々供給される。従って入力Ｃが選
択されると、入力時系列データ（ＸＩ　＋　　Ｉ２　ｒ
　　Ｘｓ　＋　　Ｉ４　＋　”””）に対して、セレク
タ５１からは１／４レートの時系列データ（Ｉ４　＋　
　ｘＩＩ　＋　　ＸＩ２＋　　ｘＩ６＋　”””）が順
次出力され、セレクタ５２からは１／４レートの時系列
データ（ｘＳ　＋　　Ｉ９　＋　　Ｘ１３＋　　Ｘ１７
＋　・・・・・・）が順次出力され、セレクタ５３から
は１／４レートの時系列データ（Ｘｂ＋　　ＸｌＯ＋　
　Ｘ１４＋　　Ｘ１８＋　”・・・・）が順次出力され
、セレクタ５４からは１／４レートの時系列データ（ｘ
７１　　ＸＩＩ＋　　ｘｌｓ＋　　Ｘ１９＋　・・・・
・・）が順次出力される。

セレクタ５１〜５４の夫々の入力りには、レジスタ４７
の出力、レジスタ４６の出力、レジスタ４５の出力、レ
ジスタ４４の出力が夫々供給される。従って入力りが選
択されると、入力時系列データ（ｘＩ　＋　　ＸＺ　＋
　　ｘ＝　＋　　Ｘ４　＋　・・・・・・）に対して、
セレクタ５１からは１／４レートの時系列データ（ｘＩ
　ｒ　　ｘＳ　ｒ　　ｘＩ　ｒ　　ｘＩ：ｌ＋　”・・
”）が順次出力され、セレクタ５２からは１／４レート
の時系列データ（Ｘｔ　＋　　Ｘｂ　＋　　Ｘ１６＋　
　Ｘ１４＋　”・・・・）が順次出力され、セレクタ５
３がらは１／４レートの時系列データ（ｘ３＋　　Ｘｔ
　＋　　ＸＩＩ＋　　ｘＩＳ＋　”・・・・）が順次出
力され、セレクタ５４からは１／４レートの時系列デー
タ（ｘａ　＋　　Ｘｓ　＋　　Ｘ１２＋　　ｘＩ、・・
・・・・）が順次出力される。

このように、セレクタ５１〜５４の夫々からは、入力時
系列データが４サンプル毎に３サンプル間引かれて得ら
れる１／４レートの４種類の時系列データが出力され、
これらの位相は、端子５５から供給されるセレクト信号
により適宜に選択され、レジスタ８．レジスタ７、レジ
スタ６、レジスタ５に夫々供給される。

このように、入力時系列データが４サンプル毎に３サン
プル間引かれて得られる１／４レートの４種類の時系列
データの位相を変えることにより、間引の位相を選択す
る構成とされているので、高速動作が可能なレジスタを
付加する必要はない。

第５図は、高品位テレビジョン信号のブリフィルタに、
この発明が適用された一例を示すものである。第５図に
おいて、６１が入力端子を示し、入力端子６１から高品
位テレビジョンのディジタル信号が静止領域用プリフィ
ルタロ２及び動領域用プリフィルタロ３に供給されると
共に、動き検出回路６４に供給される。

静止領域用プリフィルタロ２は、この発明が適用された
３次元（水平、垂直８時間）トランスバーサル型フィル
タである。この静止領域用プリフィルタロ２により、入
力データが例えば１／４に間引かれてフィルタリングさ
れる。この静止領域用プリフィルタロ２は、間引位相の
シフトが任意に設定可能な構成のものである。動領域用
プリフィルタロ３は、この発明が通用された２次元フィ
ルタである。動領域用プリフィルタロ３により、入力デ
ータが例えば１／４に間引かれてフィルタリングされる
。この動領域用プリフィ、ルタ６３は、間引位相シフト
が任意に設定可能な構成のものである。静止領域用プリ
フィルタロ２の出力及び動領域用プリフィルタロ３の出
力がミックス回路６５に供給される。

動き検出回路６４によりフレーム間差分から画像の動き
が検出される。動き検出回路６４の検出出力がミックス
回路６５に供給され、この検出出力により、静止領域用
プリフィルタロ２の出力と動領域用プリフィルタロ３の
出力とがクロスフェードで切換えられる。

静止領域用プリフィルタロ２及び動領域用プリフィルタ
ロ３は、入力ディジタル信号を例えば１／４に間引いて
フィルタ出力を得るものであるから、ミックス回路６５
の出力は、帯域圧縮後の伝送レートである。従って、ミ
ックス回路６５の出力を更にサブサンプリングする必要
はない。ミックス回路６５から出力端子６６が導出され
、伝送出力が出力端子６６から取り出される。

〔発明の効果〕

この発明に依れば、時系列データの周期で動作する必要
がある高速動作のレジスタは、レジスタ５．６，７．８
だけであり、このレジスタの数はフィルタの次数に関係
なく　　（ｋ−１）個である。

従って、従来、入力時系列を１／ｋに間引いてフィルタ
出力を得るディジタルフィルタを構成する場合、フィル
タの次数に応じた高速動作のレジスタが必要であったが
、この発明に依れば、同様のディジタルフィルタをフィ
ルタの次数に関係なく、（ｋ−１）個の高速動作のレジ
スタで同様のディジタルフィルタが実現できる。

また、この発明に依れば、ｋサンプル毎に（ｋ−１）サ
ンプル間引かれて得られる１／４レートの時系列をシフ
トすることにより、間引の位相が任意に設定される。従
って、従来、間引の位相を変えるには、少なくとも（ｋ
−１）個の高速動作のレジスタを付加する必要があった
が、この発明に依れば、高速動作が可能なレジスタを付
加することなく、低速動作のレジスタを（２に−１）段
付加することにより、間引の位相を任意に設定すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック図
、第４図はこの発明の他の実施例の要部のブロック図、
第５図はこの発明を適用できる高品位テレビジョン方式
のブロック図、第６図はＦＩＲディジタルフィルタの一
例のブロック図、第７図はディジタルフィルタの並列化
処理の説明に用いるブロック図、第８図は従来の間引フ
１　　　　　　　イルタの一例のブロック図、第９図は
従来の位相シフト回路の一例のブロック図である。 １、−２．３：高速動作が可能なレジスタ、４：入力端
子、５〜１６：レジスタ、１７〜２５：乗算器、２６二
加算器、２７：出力端子。

Claims (1)

【特許請求の範囲】
1. 入力時系列データの標本化周波数で動作する第１の遅延
   回路を少なくとも（ｋ−１）段縦続接続し、上記（ｋ−
   １）段縦続接続された上記第１の遅延回路からｋ個のタ
   ップを導出し、上記タップの各々に上記第１の遅延回路
   の１／ｋの周波数で動作する第２の遅延回路をフィルタ
   の次数に応じた個数縦続接続し、上記第２の遅延回路の
   ｋ個の縦続接続の夫々のタップから得られる出力を所定
   のフィルタ係数を乗じる乗算回路に夫々供給し、上記乗
   算回路の出力を加算することにより、上記入力時系列デ
   ータを１／ｋに間引いてフィルタ出力を得るようにした
   ディジタルフィルタ。