JP3197566B2 - 動き適応型信号処理方法と装置 - Google Patents
動き適応型信号処理方法と装置Info
- Publication number
- JP3197566B2 JP3197566B2 JP41410590A JP41410590A JP3197566B2 JP 3197566 B2 JP3197566 B2 JP 3197566B2 JP 41410590 A JP41410590 A JP 41410590A JP 41410590 A JP41410590 A JP 41410590A JP 3197566 B2 JP3197566 B2 JP 3197566B2
- Authority
- JP
- Japan
- Prior art keywords
- motion
- signal
- signal processing
- adaptive
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Color Television Systems (AREA)
- Television Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明はデジタル画像信号の動
き適応型信号処理に係り、特に、性能を劣化させること
なく、処理装置構成の全回路を半分のクロック周波数の
回路で構成し、構成回路の小型化および／または集積化
を容易とする方法ならびに装置に関するものである。
き適応型信号処理に係り、特に、性能を劣化させること
なく、処理装置構成の全回路を半分のクロック周波数の
回路で構成し、構成回路の小型化および／または集積化
を容易とする方法ならびに装置に関するものである。
【０００２】
【従来の技術】近年、画像信号の信号処理の性能を向上
させるため、画像信号の中の静止画部分と動画部分で処
理の方法を変える動き適応型の信号処理が種々の目的の
装置で使用されている。このとき、ハイビジョン（ＨＤ
ＴＶ）など広帯域な画像信号を扱う信号処理装置におい
ては信号のクロック周波数が数10M Hzと極めて高いた
め、ＴＴＬ(Transistor-transistor logic) 、ＭＯＳ(M
etal oxide semiconductor) など経済的でかつ装置を小
型化しやすい素子が使用できず、ＥＣＬ(Emitter-coupl
ed logic) などの高速論理素子を利用して装置を実現し
ていた。
させるため、画像信号の中の静止画部分と動画部分で処
理の方法を変える動き適応型の信号処理が種々の目的の
装置で使用されている。このとき、ハイビジョン（ＨＤ
ＴＶ）など広帯域な画像信号を扱う信号処理装置におい
ては信号のクロック周波数が数10M Hzと極めて高いた
め、ＴＴＬ(Transistor-transistor logic) 、ＭＯＳ(M
etal oxide semiconductor) など経済的でかつ装置を小
型化しやすい素子が使用できず、ＥＣＬ(Emitter-coupl
ed logic) などの高速論理素子を利用して装置を実現し
ていた。
【０００3 】
【発明が解決しようとする課題】しかし、ＥＣＬなどの
高速論理素子は素子自体の価格も高く、消費電力も大き
く、集積密度も低いため、結果として信号処理装置が高
価でかつ大型になってしまっていた。通常の信号処理装
置においてはこのような場合、回路を２相で構成してク
ロック周波数を下げてＴＴＬやＭＯＳ等を使用し、装置
の小型低廉化を図ってきたが、動き適応型信号処理装置
の場合、信号処理部本体に加えて画像信号の動きを検出
する動き検出部まで２相にしなければならず、ブロック
間の信号のやりとりが複雑になる、あるいは小型低廉化
の効果が小さい、あるいは単純な間引きにより動き検出
部のみ１相にすると折り返し歪のため動き検出の精度が
低下するという問題があった。
高速論理素子は素子自体の価格も高く、消費電力も大き
く、集積密度も低いため、結果として信号処理装置が高
価でかつ大型になってしまっていた。通常の信号処理装
置においてはこのような場合、回路を２相で構成してク
ロック周波数を下げてＴＴＬやＭＯＳ等を使用し、装置
の小型低廉化を図ってきたが、動き適応型信号処理装置
の場合、信号処理部本体に加えて画像信号の動きを検出
する動き検出部まで２相にしなければならず、ブロック
間の信号のやりとりが複雑になる、あるいは小型低廉化
の効果が小さい、あるいは単純な間引きにより動き検出
部のみ１相にすると折り返し歪のため動き検出の精度が
低下するという問題があった。
【０００４】そこで本発明の目的は、前述の問題点を解
決し、高いクロック周波数のデジタル画像信号を動き適
応的に信号処理するにあたり、信号処理部を動き検出部
も含めて半分のクロック周波数で動作する２相の回路で
構成し、ブロック間の信号のやりとりも単純な、回路の
小型化、集積化の容易な動き適応型信号処理方法と装置
を提供せんとするものである。
決し、高いクロック周波数のデジタル画像信号を動き適
応的に信号処理するにあたり、信号処理部を動き検出部
も含めて半分のクロック周波数で動作する２相の回路で
構成し、ブロック間の信号のやりとりも単純な、回路の
小型化、集積化の容易な動き適応型信号処理方法と装置
を提供せんとするものである。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、本発明に係る動き適応型信号処理方法は、入力デジ
タル画像信号をそのクロック周波数の半分のクロック周
波数で標本化された２相の信号に分解し、該分解された
２相の信号の各々を２つの動き適応型信号処理部によっ
てそれぞれ動き適応的に信号処理するとともに、その２
つの処理部から抽出される前記２相の信号の一方に関連
する信号を、もとのクロック周波数の領域で設計したフ
ィルタのインパルス応答の奇数番目のインパルス応答を
有するフィルタに供給し、前記２相の信号のもう一方に
関連する信号を前記フィルタのインパルス応答の偶数番
目のインパルス応答を有するフィルタに供給し、その２
つのフィルタの出力信号を加算した信号から入力画像信
号の動き検出をおこない、該検出した信号により２つの
前記動き適応型信号処理部の動き適応信号処理を制御
し、２つの前記動き適応型信号処理部の出力を合成して
最終的な出力信号を得ることを特徴とするものである。
め、本発明に係る動き適応型信号処理方法は、入力デジ
タル画像信号をそのクロック周波数の半分のクロック周
波数で標本化された２相の信号に分解し、該分解された
２相の信号の各々を２つの動き適応型信号処理部によっ
てそれぞれ動き適応的に信号処理するとともに、その２
つの処理部から抽出される前記２相の信号の一方に関連
する信号を、もとのクロック周波数の領域で設計したフ
ィルタのインパルス応答の奇数番目のインパルス応答を
有するフィルタに供給し、前記２相の信号のもう一方に
関連する信号を前記フィルタのインパルス応答の偶数番
目のインパルス応答を有するフィルタに供給し、その２
つのフィルタの出力信号を加算した信号から入力画像信
号の動き検出をおこない、該検出した信号により２つの
前記動き適応型信号処理部の動き適応信号処理を制御
し、２つの前記動き適応型信号処理部の出力を合成して
最終的な出力信号を得ることを特徴とするものである。
【０００６】また、本発明に係る動き適応型信号処理装
置は、入力デジタル画像信号を動き適応的に信号処理す
る装置において、当該装置が、入力デジタル画像信号を
そのクロック周波数の半分のクロック周波数で標本化さ
れた２相の信号に分解するためのシリアル・パラレル変
換器と、該分解された２相の信号それぞれを動き適応的
に信号処理する２つの動き適応型信号処理部と、２つの
該動き適応型信号処理部の動き適応的信号処理を制御す
る動き検出信号を供給する動き検出部と、２つの前記動
き適応型信号処理部の出力を合成するパラレル・シリア
ル変換器とを具備し、前記動き検出部が、２つの前記動
き適応型信号処理部から抽出された前記２相の信号の一
方に関連する信号を、もとのクロック周波数の領域で設
計したフィルタのインパルス応答の奇数番目のインパル
ス応答をさせるフィルタと、前記２相の信号のもう一方
に関連する信号を、前記フィルタのインパルス応答の偶
数番目のインパルス応答をさせるフィルタとを有し、そ
の２つのフィルタの出力信号を加算した信号から入力画
像信号の動き検出をおこない、該検出された信号により
２つの前記動き適応型信号処理部の動き適応信号処理を
制御し、２つの前記動き適応型信号処理部の出力を合成
して最終的な出力信号を得るよう構成したことを特徴と
するものである。
置は、入力デジタル画像信号を動き適応的に信号処理す
る装置において、当該装置が、入力デジタル画像信号を
そのクロック周波数の半分のクロック周波数で標本化さ
れた２相の信号に分解するためのシリアル・パラレル変
換器と、該分解された２相の信号それぞれを動き適応的
に信号処理する２つの動き適応型信号処理部と、２つの
該動き適応型信号処理部の動き適応的信号処理を制御す
る動き検出信号を供給する動き検出部と、２つの前記動
き適応型信号処理部の出力を合成するパラレル・シリア
ル変換器とを具備し、前記動き検出部が、２つの前記動
き適応型信号処理部から抽出された前記２相の信号の一
方に関連する信号を、もとのクロック周波数の領域で設
計したフィルタのインパルス応答の奇数番目のインパル
ス応答をさせるフィルタと、前記２相の信号のもう一方
に関連する信号を、前記フィルタのインパルス応答の偶
数番目のインパルス応答をさせるフィルタとを有し、そ
の２つのフィルタの出力信号を加算した信号から入力画
像信号の動き検出をおこない、該検出された信号により
２つの前記動き適応型信号処理部の動き適応信号処理を
制御し、２つの前記動き適応型信号処理部の出力を合成
して最終的な出力信号を得るよう構成したことを特徴と
するものである。
【０００７】
【作用】本発明方法ならびに装置によれば、動き適応型
信号処理部本体をもとのクロック周波数の半分のクロッ
ク周波数で動作する２相の回路で構成し、その各々から
得られた信号に対して２相で構成されたフィルタで帯域
制限を行った後、この２相の出力信号を加算して等価的
な１／２間引き処理を行い、加算された信号から画像の
動き検出を行い、検出された信号にもとづいて２相の信
号処理回路の動き適応的信号処理を制御しているので、
装置すべての構成部の信号クロック周波数が半分に削減
され、ブロック間の信号のやりとりも簡易化され本発明
の目的を達成することができる。
信号処理部本体をもとのクロック周波数の半分のクロッ
ク周波数で動作する２相の回路で構成し、その各々から
得られた信号に対して２相で構成されたフィルタで帯域
制限を行った後、この２相の出力信号を加算して等価的
な１／２間引き処理を行い、加算された信号から画像の
動き検出を行い、検出された信号にもとづいて２相の信
号処理回路の動き適応的信号処理を制御しているので、
装置すべての構成部の信号クロック周波数が半分に削減
され、ブロック間の信号のやりとりも簡易化され本発明
の目的を達成することができる。
【０００８】
【実施例】以下添付図面を参照し実施例により本発明を
詳細に説明する。
詳細に説明する。
【０００９】図１に本発明の実施例に係る装置の構成図
を示す。この実施例では走査線１１２５本のハイビジョ
ン（ＨＤＴＶ）信号から走査線５２５本の現行放送（Ｎ
ＴＳＣ標準方式）に使用する信号への方式変換（走査線
数変換）機能もかね備えた構成になっている。まず図２
によってこの変換機能の概要について説明する。
を示す。この実施例では走査線１１２５本のハイビジョ
ン（ＨＤＴＶ）信号から走査線５２５本の現行放送（Ｎ
ＴＳＣ標準方式）に使用する信号への方式変換（走査線
数変換）機能もかね備えた構成になっている。まず図２
によってこの変換機能の概要について説明する。
【００１０】図２は画像変換の様子を示している。図２
(a) のハイビジョン画像は走査線が１１２５本であり、
画像のアスペクト比（縦横比）は９：16の横長画像であ
る。これに対して現行の放送方式であるＮＴＳＣ標準方
式に使用される画像は、図２(b) に示すように走査線が
５２５本であり、またアスペクト比は３：４である。従
って、ハイビジョン画像から現行放送に使用できる画像
に変換するには、１つの方法として、走査線を１１２５
本から５２５本に間引き、また、アスペクト比をそろえ
るために図２(a) の斜線部分を切落せばよい。しかし、
単純に走査線を間引くと、垂直方向に関して折り返し歪
を発生し画質が劣化するので、通常は間引く前に垂直空
間周波数に関する前置フィルタにより帯域制限を施して
から間引きを行っている。このとき、より高画質な変換
画像が望まれる場合は、前置フィルタとして、画像信号
の静止画部分と動画部分で帯域制限の方法を変える動き
適応型時空間フィルタが一般に使用される。
(a) のハイビジョン画像は走査線が１１２５本であり、
画像のアスペクト比（縦横比）は９：16の横長画像であ
る。これに対して現行の放送方式であるＮＴＳＣ標準方
式に使用される画像は、図２(b) に示すように走査線が
５２５本であり、またアスペクト比は３：４である。従
って、ハイビジョン画像から現行放送に使用できる画像
に変換するには、１つの方法として、走査線を１１２５
本から５２５本に間引き、また、アスペクト比をそろえ
るために図２(a) の斜線部分を切落せばよい。しかし、
単純に走査線を間引くと、垂直方向に関して折り返し歪
を発生し画質が劣化するので、通常は間引く前に垂直空
間周波数に関する前置フィルタにより帯域制限を施して
から間引きを行っている。このとき、より高画質な変換
画像が望まれる場合は、前置フィルタとして、画像信号
の静止画部分と動画部分で帯域制限の方法を変える動き
適応型時空間フィルタが一般に使用される。
【００１１】この時空間フィルタは変換前のハイビジョ
ン信号に対するフィルタであって、必然的に回路のクロ
ック周波数は高くなる。一例を示せば以下の値になる。
一般にＮＴＳＣ標準方式では搬送色信号の作りやすさの
ため約14.3MHzをクロック周波数とするデジタル信号が
使用される。従って図１構成の装置の出力信号のクロッ
ク周波数を14.3 MHzに設定すれば、入力信号や時空間フ
ィルタを含む大部分の回路のクロック周波数として
ン信号に対するフィルタであって、必然的に回路のクロ
ック周波数は高くなる。一例を示せば以下の値になる。
一般にＮＴＳＣ標準方式では搬送色信号の作りやすさの
ため約14.3MHzをクロック周波数とするデジタル信号が
使用される。従って図１構成の装置の出力信号のクロッ
ク周波数を14.3 MHzに設定すれば、入力信号や時空間フ
ィルタを含む大部分の回路のクロック周波数として
【００１２】
【数１】 のように約40 MHzの周波数が必要とされる。この40 MHz
という周波数においては、ＴＴＬやＭＯＳ等の経済的で
かつ集積密度の高い素子を使用して時空間フィルタや動
き検出回路など高速の信号処理回路を実現することは極
めて困難である。
という周波数においては、ＴＴＬやＭＯＳ等の経済的で
かつ集積密度の高い素子を使用して時空間フィルタや動
き検出回路など高速の信号処理回路を実現することは極
めて困難である。
【００１３】そこで、次に図１構成の本発明に係る実施
例について説明する。図示構成は大きくわけてＡ／Ｄ変
換器１、シリアル・パラレル（ｓ→ｐ）変換器２、信号
処理部Ａ３、信号処理部Ｂ４、パラレル・シリアル（ｐ
→ｓ）変換器５、Ｄ／Ａ変換器６、動き検出部７の７つ
の要素からなっている（図３も参照）。
例について説明する。図示構成は大きくわけてＡ／Ｄ変
換器１、シリアル・パラレル（ｓ→ｐ）変換器２、信号
処理部Ａ３、信号処理部Ｂ４、パラレル・シリアル（ｐ
→ｓ）変換器５、Ｄ／Ａ変換器６、動き検出部７の７つ
の要素からなっている（図３も参照）。
【００１４】Ａ／Ｄ変換器１において40M Hzのクロック
でデジタル化された走査線１１２５本、アスペクト比
９：16のハイビジョン信号は、シリアル・パラレル変換
器２において２相の20 MHzクロックの信号に分解され
る。このとき、例えば40M Hzクロックの奇数番目のサン
プルの信号が片方に、偶数番目の信号が他方にというよ
うに、１サンプル毎に２相に分解されるとする。信号処
理部Ａ、信号処理部Ｂ、３，４では分解された２つの信
号に各々信号処理を施し、走査線５２５本、アスペクト
比３：４の信号に変換される。変換された２つの信号
は、パラレル・シリアル変換器５においてシリアル・パ
ラレル変換器２におけると逆の処理がなされ１つの信号
に合成される。合成された信号はＤ／Ａ変換器６でＤ／
Ａ変換されて装置の出力信号となる。信号処理部Ａ３に
おいては、フィールドメモリ(fM)１１，１２において入
力信号を遅延し、f1A,f0A,f -1A の連続した３フィール
ドの信号を得る。一般に f0Aが出力信号と同じフィール
ドの信号（現フィールドの信号）として扱われる。これ
らの信号は動き適応型時空間フィルタ１３に入力され
る。フィルタ１３は動き検出部７からの動き信号に従っ
て時空間周波数に関して帯域制限された信号を出力す
る。この動き適応型時空間フィルタ１３の処理方法や回
路は既に公知のものである。フィルタ１３の出力はまだ
走査線１１２５本、アクペクト比９：16の信号である
が、バッファメモリ１４において、メモリへの書き込み
または読み出しを適当に制御することによって走査線の
間引きおよびアスペクト比の変換が行われる。この結
果、メモリ１４すなわち信号処理部Ａ３の出力として走
査線５２５本、アスペクト比３：４の信号が出力され
る。
でデジタル化された走査線１１２５本、アスペクト比
９：16のハイビジョン信号は、シリアル・パラレル変換
器２において２相の20 MHzクロックの信号に分解され
る。このとき、例えば40M Hzクロックの奇数番目のサン
プルの信号が片方に、偶数番目の信号が他方にというよ
うに、１サンプル毎に２相に分解されるとする。信号処
理部Ａ、信号処理部Ｂ、３，４では分解された２つの信
号に各々信号処理を施し、走査線５２５本、アスペクト
比３：４の信号に変換される。変換された２つの信号
は、パラレル・シリアル変換器５においてシリアル・パ
ラレル変換器２におけると逆の処理がなされ１つの信号
に合成される。合成された信号はＤ／Ａ変換器６でＤ／
Ａ変換されて装置の出力信号となる。信号処理部Ａ３に
おいては、フィールドメモリ(fM)１１，１２において入
力信号を遅延し、f1A,f0A,f -1A の連続した３フィール
ドの信号を得る。一般に f0Aが出力信号と同じフィール
ドの信号（現フィールドの信号）として扱われる。これ
らの信号は動き適応型時空間フィルタ１３に入力され
る。フィルタ１３は動き検出部７からの動き信号に従っ
て時空間周波数に関して帯域制限された信号を出力す
る。この動き適応型時空間フィルタ１３の処理方法や回
路は既に公知のものである。フィルタ１３の出力はまだ
走査線１１２５本、アクペクト比９：16の信号である
が、バッファメモリ１４において、メモリへの書き込み
または読み出しを適当に制御することによって走査線の
間引きおよびアスペクト比の変換が行われる。この結
果、メモリ１４すなわち信号処理部Ａ３の出力として走
査線５２５本、アスペクト比３：４の信号が出力され
る。
【００１５】以上の要素11〜14の回路は、メモリ14の読
み出し側の回路が14.3 MHzの１／２の7.15 MHzで動作す
ることを除き、すべて20 MHzのクロック周波数で動作す
る。20 MHzであればＴＴＬやＭＯＳ等の素子で高度な信
号処理回路を実現することは容易である。信号処理部Ｂ
４における要素21〜24の内容、動作は要素11〜14のそれ
らと全く同じである。動き検出部７では、信号処理部Ａ
３および信号処理部Ｂ４から得られた４つの信号 f1A,
f1B, f-1A , f-1B から画像の動き検出を行う。これ
ら４つの信号は各々フィルタＬＰＦ（低域通過フィル
タ）Ａ３１、ＬＰＦＢ３２、ＬＰＦＡ３３、ＬＰＦＢ３
４に入力される。これらフィルタ31〜34の動作は後述す
る。
み出し側の回路が14.3 MHzの１／２の7.15 MHzで動作す
ることを除き、すべて20 MHzのクロック周波数で動作す
る。20 MHzであればＴＴＬやＭＯＳ等の素子で高度な信
号処理回路を実現することは容易である。信号処理部Ｂ
４における要素21〜24の内容、動作は要素11〜14のそれ
らと全く同じである。動き検出部７では、信号処理部Ａ
３および信号処理部Ｂ４から得られた４つの信号 f1A,
f1B, f-1A , f-1B から画像の動き検出を行う。これ
ら４つの信号は各々フィルタＬＰＦ（低域通過フィル
タ）Ａ３１、ＬＰＦＢ３２、ＬＰＦＡ３３、ＬＰＦＢ３
４に入力される。これらフィルタ31〜34の動作は後述す
る。
【００１６】フィルタ３１と３２の出力、およびフィル
タ３３と３４の出力が各々加算器３５、３６で加算さ
れ、合成された「後フィールド」の信号 f1Sと合成され
た「前フィールド」の信号 f-1S が得られる。信号 f1S
と f-1S は１フレーム分の時間差を持っているので、減
算器３７で両者の差を求めれば１フレーム間差信号が得
られる。動き検出回路３８ではこの１フレーム間差信号
と信号 f1Sをもとに画像の動き検出を行う。動き検出回
路３８の処理方法および回路は公知である。検出回路３
８の出力である動き信号は分配されて前記動き適応型時
空間フィルタ１３に入力され信号処理を制御する。以上
の要素３１〜３８からなる動き検出部７は、すべて20 M
Hzのクロックで動作するのですべてＴＴＬやＭＯＳ等で
実現できる。
タ３３と３４の出力が各々加算器３５、３６で加算さ
れ、合成された「後フィールド」の信号 f1Sと合成され
た「前フィールド」の信号 f-1S が得られる。信号 f1S
と f-1S は１フレーム分の時間差を持っているので、減
算器３７で両者の差を求めれば１フレーム間差信号が得
られる。動き検出回路３８ではこの１フレーム間差信号
と信号 f1Sをもとに画像の動き検出を行う。動き検出回
路３８の処理方法および回路は公知である。検出回路３
８の出力である動き信号は分配されて前記動き適応型時
空間フィルタ１３に入力され信号処理を制御する。以上
の要素３１〜３８からなる動き検出部７は、すべて20 M
Hzのクロックで動作するのですべてＴＴＬやＭＯＳ等で
実現できる。
【００１７】次にフィルタのインパルス応答例を示す図
４によってフィルタ３１〜３４の特性について説明す
る。まず図４の左側はクロック周波数40M Hzの領域で設
計された７タップ（７次）のデジタルフィルタ（原フィ
ルタ）のインパルス応答である。 hn は各時点でのタッ
プの係数値を示している。この原フィルタの hn をｎに
ついて奇数番目と偶数番目に分解して、同図右側のフィ
ルタＡとフィルタＢの応答を得る。この２つのフィルタ
をそれぞれ２相の信号である f1A, f1Bまたは信号 f
-1A , f-1B に適用すれば、40 MHz領域での帯域制限フ
ィルタを20 MHzクロックの２相の回路で実現したことに
なる。従って図１のＬＰＦＡ３１，３３には図４のフィ
ルタＡの係数を、ＬＰＦＢ３２，３４にはフィルタＢの
係数を割り当てればよい。このとき図１のシリアル・パ
ラレル変換器２においてＡ側の信号よりＢ側の信号が25
nsだけ遅れるように設計されている場合は、図４に示す
ように係数h0とh -1が処理される時間をそろえておけば
よい。（逆の場合は係数h0とh1をそろえる）。
４によってフィルタ３１〜３４の特性について説明す
る。まず図４の左側はクロック周波数40M Hzの領域で設
計された７タップ（７次）のデジタルフィルタ（原フィ
ルタ）のインパルス応答である。 hn は各時点でのタッ
プの係数値を示している。この原フィルタの hn をｎに
ついて奇数番目と偶数番目に分解して、同図右側のフィ
ルタＡとフィルタＢの応答を得る。この２つのフィルタ
をそれぞれ２相の信号である f1A, f1Bまたは信号 f
-1A , f-1B に適用すれば、40 MHz領域での帯域制限フ
ィルタを20 MHzクロックの２相の回路で実現したことに
なる。従って図１のＬＰＦＡ３１，３３には図４のフィ
ルタＡの係数を、ＬＰＦＢ３２，３４にはフィルタＢの
係数を割り当てればよい。このとき図１のシリアル・パ
ラレル変換器２においてＡ側の信号よりＢ側の信号が25
nsだけ遅れるように設計されている場合は、図４に示す
ように係数h0とh -1が処理される時間をそろえておけば
よい。（逆の場合は係数h0とh1をそろえる）。
【００１８】フィルタ３１〜３４は例えば図５の回路で
実現できる。フィルタの入力信号は例えば８ビットのデ
ジタル信号である。要素４１，４２，４３は各々８ビッ
トのＤレジスタ、要素４４〜４７は係数器、要素４８は
加算器である。これら要素４１〜４８の動作は公知であ
るので動作説明は省略するが、ＬＰＦＡ３１，３３にお
いては係数αの値としてα1 に h-2, α2 にh0, α3 に
h2, α4 に零を割り当て、ＬＰＦＢ３２，３４において
はα1 に h-3, α2 に h-1, α3 にh1, α4 にh3を割り
当てればフィルタが実現できる。
実現できる。フィルタの入力信号は例えば８ビットのデ
ジタル信号である。要素４１，４２，４３は各々８ビッ
トのＤレジスタ、要素４４〜４７は係数器、要素４８は
加算器である。これら要素４１〜４８の動作は公知であ
るので動作説明は省略するが、ＬＰＦＡ３１，３３にお
いては係数αの値としてα1 に h-2, α2 にh0, α3 に
h2, α4 に零を割り当て、ＬＰＦＢ３２，３４において
はα1 に h-3, α2 に h-1, α3 にh1, α4 にh3を割り
当てればフィルタが実現できる。
【００１９】次に図６によって、このフィルタ部分の動
作原理を説明する。図６(a) はこの部分の回路が行おう
としている信号処理の原理を示している。装置のＡ／Ｄ
変換器のクロック周波数はこの実施例では40 MHzである
ので、この部分の入力信号X (m) は40 MHzで標本化され
た離散的信号である（ｍは整数）。この信号を図６(a)
のフィルタにより例えば10M Hz以下に帯域制限すれば、
フィルタの出力信号y (m) を１／２の20 MHzに図のスイ
ッチで間引いても折り返し歪は生じない。間引かれた信
号から動き信号の検出を行うことにすれば、動き検出回
路は20M Hzのクロック周波数の回路１相で構成でき、装
置がより実現しやすくなる。
作原理を説明する。図６(a) はこの部分の回路が行おう
としている信号処理の原理を示している。装置のＡ／Ｄ
変換器のクロック周波数はこの実施例では40 MHzである
ので、この部分の入力信号X (m) は40 MHzで標本化され
た離散的信号である（ｍは整数）。この信号を図６(a)
のフィルタにより例えば10M Hz以下に帯域制限すれば、
フィルタの出力信号y (m) を１／２の20 MHzに図のスイ
ッチで間引いても折り返し歪は生じない。間引かれた信
号から動き信号の検出を行うことにすれば、動き検出回
路は20M Hzのクロック周波数の回路１相で構成でき、装
置がより実現しやすくなる。
【００２０】この図６(a) と等価な回路を２相で実現す
る構成が図６(b) である。フィルタは２相の入力信号 x
(2n), x(2n-1)（ｎは整数）と、２相の出力信号
y(2n), y (2n-1)を持っている。フィルタも２相で構成
しているため20 MHzの回路で構成可能となり、回路全体
がすべて20 MHzの回路となっている。従って装置の実現
がさらに容易となっている。フィルタの出力は間引きの
ため出力信号 y(2n)のみが働き検出回路に入力されて動
き検出に使用される。ここで、フィルタのインパルス応
答を h(m) とすれば
る構成が図６(b) である。フィルタは２相の入力信号 x
(2n), x(2n-1)（ｎは整数）と、２相の出力信号
y(2n), y (2n-1)を持っている。フィルタも２相で構成
しているため20 MHzの回路で構成可能となり、回路全体
がすべて20 MHzの回路となっている。従って装置の実現
がさらに容易となっている。フィルタの出力は間引きの
ため出力信号 y(2n)のみが働き検出回路に入力されて動
き検出に使用される。ここで、フィルタのインパルス応
答を h(m) とすれば
【数２】 となる。従って y(2n)を作成するにはフィルタ入力の x
(2n)に偶数番目のインパルス応答をたたみ込み、 x
(2n-1)に奇数番目のインパルス応答をたたみ込んで加算
すればよい。図１と図６および式(3) の対比から、信号
f1A, f-1A が入力信号 x(2n)に、信号 f1B, f-1B が
入力信号 x(2n-1)に、ＬＰＦＡ３１，３３が式(3) の第
１項に、ＬＰＦＢ３２，３４が第２項に対応することが
明らかである。
(2n)に偶数番目のインパルス応答をたたみ込み、 x
(2n-1)に奇数番目のインパルス応答をたたみ込んで加算
すればよい。図１と図６および式(3) の対比から、信号
f1A, f-1A が入力信号 x(2n)に、信号 f1B, f-1B が
入力信号 x(2n-1)に、ＬＰＦＡ３１，３３が式(3) の第
１項に、ＬＰＦＢ３２，３４が第２項に対応することが
明らかである。
【００２１】次に図７はこのフィルタの効果を信号スペ
クトルで説明している。図７(a) は図１のＡ／Ｄ変換器
１でデジタル化された信号（原信号）のスペクトラムを
示している。クロック周波数は40M Hzであるので、入力
信号はＡ／Ｄ変換器内のアナログフィルタで20M Hzに帯
域制限されてからデジタル化されているものとする。こ
の状態では図７(a) の点線に示したように標本化による
折り返し成分は20 MHz以上に存在し折り返し歪は生じて
いない。この信号を２相に分解した信号から動き検出を
行うわけであるが、動き検出部を１つで済ませるため
に、単純に２相の片側の信号 f1Aと f-1A 、または信号
f1Bと f-1B のみから動き検出を行おうとすると、これ
はクロック周波数40MHzの信号を１／２に間引いたこと
になるので、動き検出に使用される信号においては、図
７(b) に示すように原信号成分と折り返し成分がオーバ
ーラップし折り返し歪を生じる。従ってこの信号から動
き検出を行うと、動きの誤検出や検出漏れなどの誤動作
を招き、ひいては装置の変換画質の劣化につながる。し
かし、図４，図５に示したフィルタを、例えばしゃ断周
波数10 MHzの低域フィルタに設計して本実施例を適用す
れば、動き検出に使用される信号（図１の信号 f1sと f
-1s ) のスペクトラムは図７(c) のようになる。この信
号は折り返し歪を生じていないので、精度の高い動き検
出が可能であり、装置の性能を劣化させることはない。
クトルで説明している。図７(a) は図１のＡ／Ｄ変換器
１でデジタル化された信号（原信号）のスペクトラムを
示している。クロック周波数は40M Hzであるので、入力
信号はＡ／Ｄ変換器内のアナログフィルタで20M Hzに帯
域制限されてからデジタル化されているものとする。こ
の状態では図７(a) の点線に示したように標本化による
折り返し成分は20 MHz以上に存在し折り返し歪は生じて
いない。この信号を２相に分解した信号から動き検出を
行うわけであるが、動き検出部を１つで済ませるため
に、単純に２相の片側の信号 f1Aと f-1A 、または信号
f1Bと f-1B のみから動き検出を行おうとすると、これ
はクロック周波数40MHzの信号を１／２に間引いたこと
になるので、動き検出に使用される信号においては、図
７(b) に示すように原信号成分と折り返し成分がオーバ
ーラップし折り返し歪を生じる。従ってこの信号から動
き検出を行うと、動きの誤検出や検出漏れなどの誤動作
を招き、ひいては装置の変換画質の劣化につながる。し
かし、図４，図５に示したフィルタを、例えばしゃ断周
波数10 MHzの低域フィルタに設計して本実施例を適用す
れば、動き検出に使用される信号（図１の信号 f1sと f
-1s ) のスペクトラムは図７(c) のようになる。この信
号は折り返し歪を生じていないので、精度の高い動き検
出が可能であり、装置の性能を劣化させることはない。
【００２２】本発明はここに述べてきた実施例に限ら
ず、他のいろいろな装置においても利用できる。またこ
こに説明してきた実施例と同じ目的の装置であっても、
この実施例と異なる回路、クロック周波数でも実現でき
る。例えば図１の動き検出部７においてフィルタの帯域
制限とフレーム間差を求める手順を逆にして、フレーム
間差信号を２相で求め、それに対して帯域制限を行って
もよい。また、クロック周波数についても、例えば１１
２５本順次走査信号から１１２５本２：１インターレー
スの信号（通常のハイビジョン）への変換などでは、ク
ロック周波数が129.6MHz乃至148.5MHzへの変換となり、
従来の素子では複雑な動き適応型信号処理回路の実現は
不可能であったが、本発明によれば、信号処理部のクロ
ック周波数が64.8 MHz乃至74.25MHzとなりＥＣＬにより
実現可能な周波数となる。
ず、他のいろいろな装置においても利用できる。またこ
こに説明してきた実施例と同じ目的の装置であっても、
この実施例と異なる回路、クロック周波数でも実現でき
る。例えば図１の動き検出部７においてフィルタの帯域
制限とフレーム間差を求める手順を逆にして、フレーム
間差信号を２相で求め、それに対して帯域制限を行って
もよい。また、クロック周波数についても、例えば１１
２５本順次走査信号から１１２５本２：１インターレー
スの信号（通常のハイビジョン）への変換などでは、ク
ロック周波数が129.6MHz乃至148.5MHzへの変換となり、
従来の素子では複雑な動き適応型信号処理回路の実現は
不可能であったが、本発明によれば、信号処理部のクロ
ック周波数が64.8 MHz乃至74.25MHzとなりＥＣＬにより
実現可能な周波数となる。
【００２３】
【発明の効果】以上詳細に説明してきたように本発明に
よれば、２相で構成された信号処理部からの信号を２相
で構成されたフィルタで帯域制限した後２相の信号を加
算して等価的な１／２間引き処理を行い、加算された信
号から動き検出を行うことによって、動き検出回路の規
模を減らし、また折り返し歪による動き検出の性能劣化
を招くことなく回路のクロック周波数を１／２に低下さ
せて、動き適応型信号処理装置の構成回路の集積化をよ
り容易にすることができる。
よれば、２相で構成された信号処理部からの信号を２相
で構成されたフィルタで帯域制限した後２相の信号を加
算して等価的な１／２間引き処理を行い、加算された信
号から動き検出を行うことによって、動き検出回路の規
模を減らし、また折り返し歪による動き検出の性能劣化
を招くことなく回路のクロック周波数を１／２に低下さ
せて、動き適応型信号処理装置の構成回路の集積化をよ
り容易にすることができる。
【図１】本発明の実施例に係る装置の構成図。
【図２】画像変換の様子を説明するための図。
【図３】本発明に係る構成の主要部のみを簡略に示した
図。
図。
【図４】本発明に係るフィルタのインパルス応答例を説
明するための図。
明するための図。
【図５】本発明に係るフィルタの回路例を示す図。
【図６】本発明に係るフィルタ部分の動作原理を説明す
るための図。
るための図。
【図７】本発明に係るフィルタの効果を説明するための
信号スペクトル図。
信号スペクトル図。
1 Ａ／Ｄ変換器（Ａ／Ｄ） 2 シリアル・パラレル変換器（ｓ→ｐ) 3 信号処理部Ａ 4 信号処理部Ｂ 5 パラレル・シリアル変換器（ｐ→ｓ) 6 Ｄ／Ａ変換器（Ｄ／Ａ） 7 動き検出部 11 12 フィールドメモリ(fM) 13 動き適応型時空間フィルタ 14 バッファメモリ 21, 22 フィールドメモリ(fM) 23 動き適応型時空間フィルタ 24 バッファメモリ 31, 33 低域通過フィルタA (LPFA) 32, 34 低域通過フィルタB (LPFB) 35, 36, 48 加算器 37 減算器 38 動き検出回路 41〜43 D レジスタ 44〜47 係数器
Claims (6)
- 【請求項１】 入力デジタル画像信号をそのクロック周
波数の半分のクロック周波数で標本化された２相の信号
に分解し、該分解された２相の信号の各々を２つの動き
適応型信号処理部によってそれぞれ動き適応的に信号処
理するとともに、その２つの処理部から抽出される前記
２相の信号の一方に関連する信号を、もとのクロック周
波数の領域で設計したフィルタのインパルス応答の奇数
番目のインパルス応答を有するフィルタに供給し、前記
２相の信号のもう一方に関連する信号を前記フィルタの
インパルス応答の偶数番目のインパルス応答を有するフ
ィルタに供給し、その２つのフィルタの出力信号を加算
した信号から入力画像信号の動き検出をおこない、該検
出された信号により２つの前記動き適応型信号処理部の
動き適応信号処理を制御し、２つの前記動き適応型信号
処理部の出力を合成して最終的な出力信号を得ることを
特徴とする動き適応型信号処理方法。 - 【請求項２】 入力デジタル画像信号を動き適応的に信
号処理する装置において、当該装置が、 入力デジタル画像信号をそのクロック周波数の半分のク
ロック周波数で標本化された２相の信号に分解するため
のシリアル・パラレル変換器と、該分解された２相の信
号それぞれを動き適応的に信号処理する２つの動き適応
型信号処理部と、２つの該動き適応型信号処理部の動き
適応的信号処理を制御する動き検出信号を供給する動き
検出部と、２つの前記動き適応型信号処理部の出力を合
成するパラレル・シリアル変換器とを具備し、 前記動き検出部が、２つの前記動き適応型信号処理部か
ら抽出された前記２相の信号の一方に関連する信号を、
もとのクロック周波数の領域で設計したフィルタのイン
パルス応答の奇数番目のインパルス応答をさせるフィル
タと、前記２相の信号のもう一方に関連する信号を、前
記フィルタのインパルス応答の偶数番目のインパルス応
答をさせるフィルタとを有し、その２つのフィルタの出
力信号を加算した信号から入力画像信号の動き検出をお
こない、該検出された信号により２つの前記動き適応型
信号処理部の動き適応信号処理を制御し、２つの前記動
き適応型信号処理部の出力を合成して最終的な出力信号
を得るよう構成したことを特徴とする動き適応型信号処
理装置。 - 【請求項３】 請求項２記載の装置において、２つの前
記動き適応型信号処理部がそれぞれ、２つのフィールド
メモリと動き適応型時空間フィルタとを有することを特
徴とする動き適応型信号処理装置。 - 【請求項４】 請求項３記載の装置において、２つの前
記動き適応型信号処理部がぞれぞれ、さらに入力画像信
号の水平走査線数とアスペクト比を変換するためのバッ
ファメモリを有することを特徴とする動き適応型信号処
理装置。 - 【請求項５】 請求項２から４いずれか記載の装置にお
いて、前記動き検出部で検出される動き検出信号が、入
力画像信号のフレーム間差信号より得られることを特徴
とする動き適応型信号処理装置。 - 【請求項６】 請求項２から５いずれか記載の装置にお
いて、前記入力デジタル画像信号のクロック周波数が40
MHzであるとき、２つの前記動き適応型信号処理部およ
び前記動き検出部の信号処理用クロック周波数がすべて
20MHzを越えないことを特徴とする動き適応型信号処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41410590A JP3197566B2 (ja) | 1990-12-26 | 1990-12-26 | 動き適応型信号処理方法と装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41410590A JP3197566B2 (ja) | 1990-12-26 | 1990-12-26 | 動き適応型信号処理方法と装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04223784A JPH04223784A (ja) | 1992-08-13 |
| JP3197566B2 true JP3197566B2 (ja) | 2001-08-13 |
Family
ID=18522636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41410590A Expired - Fee Related JP3197566B2 (ja) | 1990-12-26 | 1990-12-26 | 動き適応型信号処理方法と装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197566B2 (ja) |
-
1990
- 1990-12-26 JP JP41410590A patent/JP3197566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04223784A (ja) | 1992-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3292486B2 (ja) | インターレース高精細度テレビジョン信号デジタル処理装置 | |
| EP0762760B1 (en) | Circuit and method for converting a video signal format | |
| JPH07118627B2 (ja) | 飛越し型デジタル・ビデオ入力フイルタ／間引き器および／または伸張器／補間器フイルタ | |
| JP3332093B2 (ja) | テレビジョン信号処理装置 | |
| US6453076B1 (en) | Edge enhancement circuit | |
| JPH1175181A (ja) | ディジタル画像信号の変換装置及び変換方法 | |
| JP3197566B2 (ja) | 動き適応型信号処理方法と装置 | |
| JP3912305B2 (ja) | 画素密度変換装置 | |
| JP3106707B2 (ja) | ワイド画面対応撮像装置 | |
| JP2996099B2 (ja) | 走査線補間回路 | |
| JPH0683439B2 (ja) | ディジタル・サンプル周波数の低減装置 | |
| JP2765408B2 (ja) | 映像信号変換装置 | |
| JP3945914B2 (ja) | 画像拡大縮小装置 | |
| JP4072979B2 (ja) | 画像処理装置、クロマキー処理装置及び画像処理方法 | |
| JP2813228B2 (ja) | 方式変換器 | |
| JP2000184274A (ja) | デジタルカメラ装置及びデジタル画素加算方法 | |
| JPS61107808A (ja) | デイジタルフイルタ | |
| JP2993274B2 (ja) | 映像信号変換装置 | |
| JPH05110998A (ja) | 走査変換方式 | |
| JPH07123372A (ja) | Ｍｕｓｅ信号処理装置 | |
| JPS63256065A (ja) | 映像処理方法 | |
| JPH0837672A (ja) | カラーコンポーネントビデオ信号方式変換装置 | |
| JPS6262612A (ja) | 間引き用３次元デイジタルフイルタ | |
| JPH08102921A (ja) | 映像信号処理装置 | |
| JPH06233183A (ja) | 映像信号処理方法およびその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |