KR0172486B1 - 샘플링율 변환방법 및 그 장치 - Google Patents

샘플링율 변환방법 및 그 장치 Download PDF

Info

Publication number
KR0172486B1
KR0172486B1 KR1019950000647A KR19950000647A KR0172486B1 KR 0172486 B1 KR0172486 B1 KR 0172486B1 KR 1019950000647 A KR1019950000647 A KR 1019950000647A KR 19950000647 A KR19950000647 A KR 19950000647A KR 0172486 B1 KR0172486 B1 KR 0172486B1
Authority
KR
South Korea
Prior art keywords
data
output
latch
input
frequency
Prior art date
Application number
KR1019950000647A
Other languages
English (en)
Other versions
KR960030725A (ko
Inventor
이효승
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950000647A priority Critical patent/KR0172486B1/ko
Publication of KR960030725A publication Critical patent/KR960030725A/ko
Application granted granted Critical
Publication of KR0172486B1 publication Critical patent/KR0172486B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

본 발명은 두 시스템간의 클럭신호가 상이할때 샘플링율을 변환하는 장치를 간단한 구성에 의해 구현하여 데이타를 호환시킬 수 있도록 한 샘플링율을 변환방법 및 그 장치에 관한 것이다. 이러한 본 발명은 입력주파수와 출력주파수 사이의 유효데이타갯수의 최대공약수를 구하여 단위블럭당 유효데이타갯수를 구한다. 상기 입력측과 출력측의 유효데이타갯수를 정해진 규칙에 대입하여 곱셈계수를 계산하고, 이 곱셈계수를 사용하여 입력데이타의 샘플링율 변환을 행한다. 이때 제1곱셈기는 제2래치의 출력데이타에 제1곱셈계수를 곱하고, 제2곱셈기는 제1래치의 출력데이타에 1에서 제1곱셈계수를 뺀 제2곱셈계수를 곱한다. 곱셈계수가 곱해진 데이타들은 가산기에서 서로 더해진 후 제5래치에서 조합논리회로의 출력신호에 따라 그대로 또는 홀드된 후 출력되고, 제6래치에서 출력주파수의 클럭신호에 동기된다.

Description

샘플링율 변환방법 및 그 장치
제1도는 종래의 방식변환장치의 기본구성을 나타낸 블럭도.
제2도는 종래의 샘플링율 변환장치의 블럭구성도.
제3도의 (a)∼(d)는 제2도의 장치에 따른 표본화주파수 변환과정을 나타낸 주파수 스펙트럼 상태도.
제4도의 (a)는 제2도의 내삽필터에 의한 임펄스응답곡선 그래프이고, 제4도의 (b)는 상기 임펄스응답을 얻기 위한 내삽필터의 구성도.
제5도는 본 발명의 샘플링율 변환장치의 전체블럭 구성도.
제6도는 제5도의 샘플링율 변환장치의 내부구성을 나타낸 블럭도.
제7도의 (a)∼(i)는 제6도의 각부 입출력신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
61,62,65,66,68,69 : 래치 63 , 64 : 곱셈기
67 : 가산기 70 : 카운터
71 : 조합논리회로 72 : 노아게이트
73,74 : 오아게이트 75 : 앤드게이트
본 발명은 두 디지탈신호 처리스스템간의 클럭신호가 상이한 경우 샘플링을(sampling rate)을 변환하는 장치를 간단한 구성에 의해 구현하여 두 시스템간의 데이타 및 신호포맷을 호환시킬 수 있도록 한 샘플링율 변환방법 및 그 장치에 관한 것이다.
현재 HD-TV방송을 카메라에서 주로 사용하는 130만화소 CCD(Charge Coupled Device) 촬상소자의 구동주파수는 48.6MHz이다. MUSE시스템의 복호화된 신호처리주파수인 48.6MHz신호는 공간화소이동 디지탈신호 처리중에 시스템클럭인 97.2MHz신호로 체배된다. 그러나 현재 MPEG2에서 규정된 HD-TV용 신호포맷은 74.25MHz이므로 97.2MHz신호를 74.25MHz신호로 변환하기 위한 샘플링율 변환장치가 필요하게 된다. 현재까지 개발된 샘플링율 변환장치중 97.2MHz신호를 74.25MHz신호로 변환하는 장치가 개발된 예는 없다.
그러나 이와 유사한 원리의 방식변환장치로서 하이비젼(Hi-vision)방식을 PAL(SECAM)방식으로 변환하는 장치, 하이비젼방식을 NTSC방식으로 변환하는 장치, NTSC방식을 하이비젼방식으로 변환하는 장치등은 설계된 예가 있다. 제1도는 이러한 방식변환장치의 기본구성을 나타낸 블럭도로서, 주사선수 변환부(11)와 필드(프레임)수 변환부(12)와 화면종횡비 변환부(13)등으로 구성된다.
제2도는 상기 방식변환장치에서 사용되는 종래의 샘플링율 변환장치의 블럭구성도이다. 제2도에서 표본화주파수가 FS1인 디지탈신호가 내삽필터(21)로 입력되면, 내삽필터(21)는 입력주파수(FS1)와 출력주파수(FS2)의 최소공배주파수(FS2)로 입력신호를 업샘플링(UP Sampling)하여 출력한다. 표본화주파수가 FS인 내삽필터(21)의 출력신호는 재표본화부(22)로 인가되고, 재표본화부(22)는 입력신호를 출력주파수(FS2)로 다운샘플링(Down Sampling)하여 출력한다.
제3도의 (a)∼(d)는 제2도의 장치에 따른 표본화주파수 변환과정을 나타낸 주파수 스펙트럼이다. 제3도의 (a)는 변환전의 표본화 스펙트럼으로 표본화주파수는 FS1이다. 제3도의 (b)는 FS1과 FS2의 최소공배주파수(FS)의 예로서, 제3도의 (a)에서 점선으로 표시된 내삽필터(21)를 통과한후의 주파수 스펙트럼이다. 제3도의 (c)는 FS신호로서 재구성된 FS2신호로부터 재구성된 FS2신호이고, 제3도의 (d)는 재표본화된 주파수(FS2)의 스펙트럼이다.
제4도의 (a)는 내삽필터(21)는 최소공배주파수(FS)에 의한 임펄스응답곡선이고, 제4도의 (b)는 이러한 임펄스응답을 얻기 위한 내삽필터(21)의 구성도이다. 도시된 바와 같이, 내삽필터는 최송공배주파수(FS)를 입력주파수(FS1)로 나눈 값((FS/FS1=3)에 의해 3개의 필터(41∼43)로 구성되어 업샘플링장치로서 동작한다. 각 필터(41∼43)는 제4도의 (a)에 나타난 바와 같이 1/3클럭씩 비켜가며 형성된 임펄스응답곡선을 갖는다.
이와 같이 종래에는 2:3의 주파수 변환을 행할 경우 최소공배수인 6을 공통주파수로서 갖는 방법을 사용하였다. 그러나 만일 이러한 방법을 입력주파수와 출력주파수의 비율이 21:16일 경우에 적용하면 최소공배수가 336이 되므로 336/21=16이 되어 내부필터의 갯수가 16개인 내삽필터를 사용해야 한다. 그러므로 하드웨어의 규모가 매우 방대해짐은 물론 그 구조가 복잡하게 되고, 내삽회로의 신호처리주파수는 입력주파수의 16배가 되므로 이러한 고주파수를 처리할 수 없게 되어 실제로는 회로구현이 불가능해지는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 두 디지탈신호 처리시스템간의 클럭신호가 상이한 경우 샘플링율을 변환하는 장치를 간단한 구성에 의해 구현하여 두 시스템간의 데이타를 호환시킬 수 있도록 한 샘플링율 변환방법 및 그 장치를 제공하는데 있다.
본 발명의 다른 목적은 하드웨어의 규모가 작고 그 구조가 간단하면서도 신호처리주파수는 입출력주파수중 큰 주파수보다 크지않아 고주파수를 처리할 필요가 없고 실시간 처리가 가능하도록 한 샘플링율 변환방법 및 그 장치를 제공하는데 있다.
상기와 같은 목적들을 달성하기 위한 본 발명의 샘플링율 변환방법은 입력주파수와 출력주파수 사이의 유효데이타갯수의 최대공약수를 구하여 단위블럭당 유효데이타갯수를 구하는 단계와, 상기에서 구한 입력측과 출력측의 유효데이타갯수를 정해진 규칙에 대입하여 곱셈계수를 계산하는 단계와, 상기에서 결정된 곱셈계수를 사용하여 입력데이타의 샘플링율 변환을 행하는 단계로 이루어진다.
또한 상기와 같은 목적들을 달성하기 위한 본 발명의 샘플링율 변환장치는 입력주파수의 프리런 클럭신호에 따라 입력데이타를 1클럭동안 홀드한후 래치하는 제1래치와, 제1래치의 출력데이타를 1클럭동안 홀드한 후 래치하는 제2래치를 구비한다. 그 출력단에 연결된 제1곱셈기는 제2래치의 출력데이타에 일정한 규칙에 의해 결정된 제1곱셈계수를 곱하고, 제2곱셈기는 제1래치의 출력데이타에 1에서 제1곱셈계수를 뺀 제2곱셈계수를 곱한다. 두 곱셈기의 출력단에 연결된 제3 및 제4래치는 입력주파수의 프리런 클럭신호에 맞춰 제1 및 제2곱셈기의 출력데이타를 각각 래치하고, 제3 및 제4래치의 출력데이타들을 가산기로 인가되어 서로 더해진다.
또한 본 발명의 장치는 입력주파수의 프리런 클럭신호를 카운트하여 카운트값이 소정값이 될때마다 리세트되는 카운터와, 카운터의 출력데이타에 대응하여 내부게이트간의 결선에 의해 결정된 신호를 출력하는 조합논리회로를 구비한다. 제5래치는 조합논리회로의 출력신호에 따라 가산기의 출력데이타를 그대로 또는 홀드한 후 래치하고, 그 출력단에 연결된 제 6래치는 출력주파수의 프리런 클럭신호에 따라 제 5래치의 출력데이타를 래치하여 샘플링율이 출력주파수로 변환된 데이타를 출력한다.
이하, 첨부된 제5도 내지 제7도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제5도는 본 발명의 샘플링율 변환장치의 위치를 나타낸 전체블럭 구성도이다. 제5도의 샘플링율 변환장치는 두 디지탈신호 처리시스템간의 클럭신호가 상이한 경우에는 모두 적용하여 사용할 수 있으나, 본 실시예에서는 97.2MHz데이타를 74.25MHz데이타로 변환하는 장치를 예로들어 설명한다.
도시된 바와 같이, HD-TV용 카메라에서 97.2MHz로 체배된 영상데이타와 수평동기신호(Hsync)는 샘플링율 변환장치(51)로 입력된다. 샘플링율 변환장치(51)는 입력된 97.2MHz데이타를 74.25MHz데이타로 변환하여 저역통과필터(52)로 출력한다. 저역통과필터(52)는 입력된 영상데이타에서 표본화주파수의 1/2이 넘는 주파수신호를 차단하여 샘플링율 변환시 발생할 수 있는 겹침(Alias)을 방지한다. 여기서, 74.25MHz데이타를 37.125MHz(=74.25MHz/2)의 차단주파수를 갖는 저역통과필터(52)를 통과하면, 37.125MHz를 초과하는 신호를 차단할 수 있어 입력신호의 대역폭을 표본화주파수의 절반이하로 제한할 수 있다.
제6도는 상기 샘플링율 변환장치(51)의 내부구성을 나타낸 블럭도이다. 도시된 바와 같이, 본 발명의 샘플링율 변환장치로 입력된 97.2MHz데이타는 제1래치(61)로 인가되고, 제1래치(61)는 97.2MHz의 프리런(Free Run) 클럭신호에 따라 입력데이타를 1클럭동안 홀드한 후 래치하여 제2래치(62)와 제2곱셈기(64)로 출력한다. 제2래치(62)는 97.2MHz의 프리런 클럭신호에 따라 입력데이타를 1클럭동안 홀드한 후 래치하여 제1곱셈기(63)로 출력한다. 제1곱셈기(63)에는 일정한 규칙에 의해 결정된 곱셈계수(Multipling Coefficient; MC)가 순차적으로 입력되고, 제1곱셈기(63)는 제2래치(62)의 출력데이타에 상기 곱셈계수(MC)를 곱하여 제 3래치(65)로 출력한다.
또한 제2곱셈기( 64)에는 다른 곱셈계수(1-MC)가 순차적으로 입력되고, 제2곱셈기(64)는 제1래치(61)의 출력데이타에 상기 곱셈계수(1-MC)를 곱하여 제 4래치(66)로 출력한다. 상기 제3 및 제4래치(65)( 66)는 97.2MHz의 프리런 클럭신호에 따라 입력데이타를 1클럭동안 홀드한 후 래치하고, 제3 및 제4래치(65)(66)의 출력데이타들은 가산기(67)로 입력되어 서로 더해진다. 가산기(67)의 출력단계에는 제5래치(68)가 연결되고, 제5래치(68)는 조합논리회로(Combinational Logic Ciruit;71)의 출력신호에 따라 가산기(67)의 출력데이타를 그대로 또는 홀드한 후 래치하여 제 6래치(69)로 출력한다.
제6래치(69)는 74.25MHz의 프리런 클럭신호에 따라 입력데이타를 래치하여 74.25MHz로 변환된 영상데이타를 출력한다. 한편, 상기 조합논리회로(71)의 입력단에는 카운터(70)가 연결되고, 이 카운터(70)는 입력되는 97.2MHz의 프리런 클럭신호를 카운트하여 카운트값이 20이 될때마다 리세트된다. 조합논리회로(71)는 상기 카운터(70)의 출력데이타에 대응하여 내부게이트간의 결선에 의해 결정된 신호를 출력하고, 조합논리회로(71)의 출력신호는 제 5래치(68)로 입력된다.
조합논리회로(71)는 노아게이트(72)와 제1 및 제2오아게이트(73)(74)와 앤드게이트(75)로 구성되고, 노아게이트(72)는 카운터(70)에서 출력된 5비트데이타를 부정논리합하여 출력한다. 제1오아게이트(73)는 카운터(70)의 출력신호중 최하위의 2비트데이타를 논리합하여 출력하고, 제2오아게이트(74)는 상기 노아게이트(72)와 제1오아게이트(73)의 출력데이타들을 논리합하여 출력한다. 제2오아게이트(74)의 출력단에는 앤드게이트(75)가 연결되고, 이 앤드게이트(75)는 97.2MHz의 프리런 클럭신호와 제 2오아게이트(74)의 출력데이타를 논리곱하여 제 5래치(68)로 출력한다.
상기와 같이 구성된 샘플링율 변환장치의 동작을 제7도의 파형도에 의거하여 설명하면 다음과 같다.
먼저, 입력주파수인 97.2MHz와 출력주파수인 74.25MHz 사이의 유효데이타갯수의 최대공약수를 찾는다. 이를 위해 97.2MHz데이타의 1H유효샘플링갯수를 계산하면 2520[=(1258+2)×2]개이다. 여기서, 1258은 실제 130만화소 CCD촬상소자의 수평유효화소 데이타수를 나타내고, 1258에 더한 2는 최대공약수를 쉽게 얻기 위하여 더한 더미데이타(Dummy Data)이다. 이때 유효화소의 시작과 끝부분의 데이타를 더미데이타로 재사용함으로써 화면거슬림을 방지한다.
상기 (1258+2)에 곱한 2는 130만화소 CCD촬상소자의 디지탈신호 처리중에 생성된 97.2MHz데이타수로서, CCD촬상소자의 구동주파수인 48.6MHz 신호는 1/2화소이동(Pixel Shift)에 의한 디지탈처리에 의하여 97.2MHz신호로 변환된다. 현재 MPEG2, BTS001, SMPTE240M에 규정된 74.25MHz데이타의 1H유효샘플링갯수는 1920개이다. 상기 2520[=21×120]과 1920[=16×120]의 최대공약수를 구하면 120이므로 120개의 단위블럭당 유효데이타갯수 21개를 16개로 변환해야 한다.
다음에, 상기에서 구해진 입력측과 출력측의 단위블럭당 유효데이타갯수를 정해진 규칙에 대입하여 곰셈계수(MC)를 결정한다. 서브샘플링일 경우 M[d, n(u-d)]/d식에 의해 곱셈계수를 결정하는데, 위 식에서 M은 모듈로(Modulo)를 의미하고, d는 출력측의 단위블럭당, 유효데이타갯수(예;16), u는 입력측의 단위블럭당 유효데이타갯수(예;21)이다. 또한 n은 1부터 d(16)까지의 정수로서, n=1일때 상기 식에 의해 계산된 곱셈계수는 5/16이고, n=2일때는 10/16, n=3일때는 15/16, n=4일때는 4/16등으로 계산된다.
이와 같은 방법으로 n=1부터 16까지를 대입하여 본 실시예에서의 곱셈계수를 계산하면, 16/16, 11/16, 6/16, 1/16, 12/16, 7/16, 2/16, 13/16, 8/1, 3./16, 14/16, 9/16, 4/16, 15/16, 10/16, 5/16의 16개 곱셈계수(제7도의 (g)배열 참조)가 결정된다. 제6도는 이렇게 결정된 곱셈계수(MC)를 사용하여 샘플링율 변환을 행하는 장치로서, 상기 변환과정을 설명하기 전에 입력데이타[x(n), 97.2MHz]와 출력데이타[y(n), 74.25MHz]간의 상관관계(제7도의 (f)상태 참조)를 수식적으로 표현하면 다음과 같다.
제6도에서 제1 내지 제4래치(61)(62)(65)(66)는 97.2MHz의 프리런클럭신호(제7도의 (a)파형 참조)에 의해 구동되어 1클럭동안 데이타를 홀드한다. 본 발명에서 사용되는 클럭신호는 97.2MHz발진기 및 74.25MHz발진기와 위상동기루프(PLL)회로를 이용하여 발생시킨다. 이때 위상동기푸르회로는 입력된 수평동기신호(Hsync)를 사용하여 유효화소가 시작되는 시점(Start Active Value, SAV)에서 클럭이 상승되는 프리런 클럭신호를 만든다.
이 프리런 클럭신호에 의한 유효블럭데이타의 21개 입력값을 제7도의 (b)에 나타내었으며, 프리런 클럭신호를 사용하면 유효화소의 시작점에서 데이타변환이 일어나게 된다. 상기 제1래치(61)에 x(n)의 영상데이타가 입력되면 이 데이타는 1클럭동안 홀드되어 x(n+1)의 형태로 출력된다. 마찬가지로 제2래치(62)는 x(n+1)형태의 데이타를 입력받아 x(n+2)형태로 출력한다. 제1 및 제2곱셈기(63)(64)에는 앞에서 결정된 곱셈계수(MC,1-MC)가 순차적으로 입력되는데, 일예로 제1곱셈기(63)에 5/16가 입력되면 제 2곱셈기(64)에는 11/16이 입력된다.
제1곱셈기(63)는 입력된 97.2MHz(x(n+2)]에 상기 곱셈계수(5/16)를 곱하여 제 3래치(65)로 출력한다. 또한 제2곱셈기(64)는 입력된 97.2MHz데이타[x(n+1)]에 상기 곱셈계수(11/16)를 곱하여 제4래치(66)로 출력한다. 상기 제3 및 제4래치(65)(66)는 전술된 입출력데이타의 상관관계식에서 우변을 구성하기 위한 것으로, 제3 및 제4래치(65)(66)의 출력데이타들은 가산기(67)에서 더해져 11/16x(n+1)+5/16 x(n+2)의 형태로 출력된다. 제5래치(68)는 상기 가산기(67)의 출력데이타를 그대로 또는 홀드한 후 래치하는데, 이때 조합논리회로(71)의 출력신호에 의해 그 동작이 제어된다.
조합논리회로(71)의 입력단에 연결된 5비트 카운터(70)는 97.2MHz의 프리런 클럭신호를 카운트하게 되고, 제7도의 (c)에 도시된 것과 같은 리세트신호에 의해 상기 카운트값이 20일때 0으로 리세트된다. 카우터(70)에서 출력된 5비트데이타중 최하위㎉(LSB)와 두번째 하위비트의 데이타는 제1오아게이트(73)로 입력되어 각각 처리된다. 이때 카운터(70)의 5비트 출력상태와 제1오아게이트(73)의 출력상태(K) 및 노아게이트(72)의 출력상태(L)는 각각 다음과 같다.
00000(K=0, L=1), 00001(K=1, L=0), 00010(K=1, L=0), 00011(K=1, L=00100(K=0, L=0), 00101(K=1, L=0), 00110(K=1, L=0), 00111(K=1, L=01000(K=0, L=0), 01001(K=1, L=0), 01010(K=1, L=0), 01011(K=1, L=01100(K=0, L=0), 01101(K=1, L=0), 01110(K=1, L=0), 01111(K=1, L=10000(K=0, L=0), 10001(K=1, L=0), 10010(K=1, L=0), 10011(K=1, L=10100(K=0, L=0).
상기 카운터(70)와 게이트들의 출력상태에 따르면, 제1오아게이트(73)와 노아게이트(72)의 출력데이타가 모두 0일 경우[00100, 01000, 01100, 10000, 10100]에만 제2오아게이트(74) 및 앤드게이트(75)에서 0이 출력되어 제5래치(68)로 입력된다. 제 5래치(68)에 입력된 데이타는 이 클럭신호(제7도의 (d)파형 참조)에 의해 카운터(70)의 카운트값이 4, 8, 12, 16, 20일때 1클럭만큼 홀드된 후 출력된다(제7도의 (e) 참조).
그러나 제1오아게이트(73)와 노아게이트(72)의 출력데이타가 모두 0이 아닐 경우에는 제2오아게이트(74)에서 1이 출력되므로 앤드게이트(75)는 97.2MHz의 프리런 클럭신호를 그대로 제5래치(68)로 출력하게 된다. 따라서, 제5래치(68)는 입력된 데이타를 홀드하지 않고 상기 클럭신호(제7도의 (d)파형 참조)에 맞춰 제 6래치(69)로 출력한다(제7도의 (e) 참조).
제6래치(69)는 74.25MHz의 프리런 클럭신호(제7도의 (h)파형 참조)에 의해 구동되어 제7도의 (e)에서와 같이 부분홀드된 형태로 입력되는 영상데이타를 74.25MHz로 변환하여 출력한다. 이때 제5래치(68)가 래칭이 어려운 시점에서 데이타를 홀드하여 주므로 안정된 데이타를 얻을 수 있고, 샘플링율이 변환된 74.25MHz데이타중에서 유효단위블럭의 16개 데이타값을 제7도의 (i)에 나타내었다.
이상에서와 같이 본 발명에 의하면, 하드웨어의 규모가 작으면서도 그 구조가 간단한 샘플링율 변환장치를 구현할 수 있으므로 두 디지탈신호 처리시스템간의 클럭신호가 상이한 경우에도 두 시스템간의 데이타를 호환시킬 수 있는 효과가 있다. 이때 신호처리주파수는 입출력주파수중 큰 주파수보다 크지 않으므로 고주파수를 처리할 필요가 없고, 실시간 처리가 가능한다.

Claims (8)

  1. 두 시스템간의 클럭신호가 상이할 경우 입력데이타의 샘플링율을 출력주파수와 같게 변환하는 방법에 있어서, 입력주파수와 출력주파수 사이의 유효데이타갯수의 최대공약수를 구하여 단위블럭당 유효데이타갯수를 구하는 단계와; 상기에서 구한 입력측과 출력측의 유효데이타갯수를 정해진 규칙에 대입하여 곱셈계수를 계산하는 단계와; 상기에서 결정된 곱셈계수를 사용하여 입력데이타의 샘플링율 변환을 행하는 단계로 이루어짐을 특징으로 하는 샘플링율 변환방법.
  2. 제1항에 있어서, 상기 최대공약수를 쉽게 구하기 위하여 입력데이타 또는 출력데이타에 더미데이타를 추가하도록 한 것을 특징으로 하는 샘플링율 변환방법.
  3. 제1항에 있어서, 상기 곱셈계수는 아래의 식에 의거하여 계산하도록 한 것을 특징으로 하는 샘플링율 변환방법.
    M[d, n(u-d)]/d
    여기서, M은 모듈로, d는 출력측의 단위블럭당 유효데이타갯수, u는 입력측의 단위블럭당 유효데이타갯수, n은 1부터 d까지의 정수이다.
  4. 발진기에서 출력된 두 시스템간의 클럭신호가 상이할 경우 입력데이타의 샘플링율을 출력주파수와 같게 변환하는 장치에 있어서, 입력주파수의 프리런 클럭신호에 따라 상기 입력데이타를 1클럭동안 홀드한 후 래치하는 제1래치와; 입력주파수의 프리런 클럭신호에 따라 제1래치의 출력데이타를 1클럭동안 홀드한 후 래치하는 제2래치와; 제2래치의 출력데이타에 일정한 규칙에 의해 결정된 제1곱셈계수를 곱하는 제1곱셈기와; 제1래치의 출력데이타에 1에서 제1곱셈계수를 뺀 제2곱셈계수를 곱하는 제2곱셈기와; 입력주파수의 프리런 클럭신호에 맞춰 제1 및 제2곱셈기의 출력데이타를 각각 래치하는 제3 및 제4래치와; 제3 및 제4래치의 출력데이타들을 서로 더하는 가산기와; 입력주파수의 프리런 클럭신호를 카운트하여 카운트값이 소정값이 될때마다 리세트되는 카운터와; 카운터의 출력데이타에 대응하여 내부게이트간의 결선에 의해 결정된 신호를 출력하는 조합논리회로와; 조합논리회로의 출력신호에 따라 가산기의 출력데이타를 그대로 또는 홀드한 후 래치하는 제5래치와; 출력주파수의 프리런 클럭신호에 따라 제5래치의 출력데이타를 래치하여 샘플링율이 출력주파수로 변환된 데이타를 출력하는 제6래치를 구비한 것을 특징으로 하는 샘플링율 변환장치.
  5. 제4항에 있어서, 상기 제6래치의 출력단에, 입력된 데이타로부터 표본화주파수의 1/2이 넘는 주파수신호를 차단하여 샘플링율 변환시 발생되는 겹침을 방지하는 저역통과필터를 더 연결하여 구성한 것을 특징으로 하는 샘플링율 변환장치.
  6. 제4항 또는 제5항에 있어서, 상기 카운터는 입력주파수가 97.2MHz이고 출력주파수가 74.25MHz일 경우 카운트값이 20일때마다 리세트되도록 설정한 것을 특징으로 하는 샘플링율 변환장치.
  7. 제4항 또는 제5항에 있어서, 상기 조합논리회로는 카운터에서 출력된 데이타들을 부정논리합하는 노아게이트와; 카운터의 출력신호중 최하위비트와 두번째 하위비트의 데이타를 논리합하는 제1오아게이트와; 상기 노아게이트와 제1오아게이트의 출력데이타들을 논리합하는 제2오아게이트와; 입력주파수의 프리런 클럭신호와 제2오아게이트의 출력데이타를 논리곱하여 제5래치로 출력하는 앤드게이트로 구성하는 것을 특징으로 하는 샘플링율 변환장치.
  8. 제7항에 있어서, 상기 제5래치는 제1오아게이트와 노아게이트의 출력데이타가 모두 0일 경우에만 입력데이타를 1클럭 홀드하여 출력하도록 한 것을 특징으로 하는 샘플링율 변환장치.
KR1019950000647A 1995-01-16 1995-01-16 샘플링율 변환방법 및 그 장치 KR0172486B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950000647A KR0172486B1 (ko) 1995-01-16 1995-01-16 샘플링율 변환방법 및 그 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950000647A KR0172486B1 (ko) 1995-01-16 1995-01-16 샘플링율 변환방법 및 그 장치

Publications (2)

Publication Number Publication Date
KR960030725A KR960030725A (ko) 1996-08-17
KR0172486B1 true KR0172486B1 (ko) 1999-03-20

Family

ID=19406807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950000647A KR0172486B1 (ko) 1995-01-16 1995-01-16 샘플링율 변환방법 및 그 장치

Country Status (1)

Country Link
KR (1) KR0172486B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922300B2 (en) 2001-02-17 2005-07-26 Samsung Electronics Co., Ltd. Actuator latch device of hard disk drive
KR100662219B1 (ko) * 1998-11-13 2007-01-02 소니 가부시끼 가이샤 클록 생성 회로, 화상 표시 장치 및 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101305259B1 (ko) * 2011-10-13 2013-09-06 한국과학기술원 인간에게 유익한 미생물 유인균 복합미생물 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662219B1 (ko) * 1998-11-13 2007-01-02 소니 가부시끼 가이샤 클록 생성 회로, 화상 표시 장치 및 방법
US6922300B2 (en) 2001-02-17 2005-07-26 Samsung Electronics Co., Ltd. Actuator latch device of hard disk drive

Also Published As

Publication number Publication date
KR960030725A (ko) 1996-08-17

Similar Documents

Publication Publication Date Title
US4674125A (en) Real-time hierarchal pyramid signal processing apparatus
KR910004290B1 (ko) 복합 텔레비젼 신호의 신호분리회로
KR0129767B1 (ko) 샘플링레이트 변환장치
US5512946A (en) Digital video signal processing device and TV camera device arranged to use it
EP0690621A2 (en) Sample rate converter and sample rate conversion method
US5182633A (en) Video sample rate converter
US4464675A (en) Low frequency digital comb filter system
EP0100678B1 (en) Reduced data rate signal separation system
US5821884A (en) Sampling rate conversion method and apparatus utilizing an area effect correlation method
KR0172486B1 (ko) 샘플링율 변환방법 및 그 장치
US5257326A (en) Method and apparatus for interpolating a video signal of a picture element which has not been sampled and transmitted by an interleave sampling operation
GB2197152A (en) Interpolating lines of video signals
KR890003685B1 (ko) 실시간 계층 피라밋 신호처리장치
JP2811647B2 (ja) デジタル色差信号の変調方式
JPH0683439B2 (ja) ディジタル・サンプル周波数の低減装置
JPS61107808A (ja) デイジタルフイルタ
KR950009655B1 (ko) 하이비젼 텔레비젼 수상기의 주사선 변환회로
KR0148158B1 (ko) 고선명 티브이용 카메라의 주파수 변환장치
KR970003101B1 (ko) 디지탈 필터
US4894710A (en) System for processing color television signals with amplitude modulation encoded chrominance information
KR0168998B1 (ko) 점순차 색차신호 변환용 다위상필터
JP3257145B2 (ja) 撮像装置
JP3573025B2 (ja) Ｙｃ分離回路
KR0123774B1 (ko) 액정프로젝터의 주사변환회로
KR920009181B1 (ko) 고품위 tv의 샘플링주파수 변환장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070928

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee