KR0148158B1 - 고선명 티브이용 카메라의 주파수 변환장치 - Google Patents

고선명 티브이용 카메라의 주파수 변환장치

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KR0148158B1
KR0148158B1 KR1019940035132A KR19940035132A KR0148158B1 KR 0148158 B1 KR0148158 B1 KR 0148158B1 KR 1019940035132 A KR1019940035132 A KR 1019940035132A KR 19940035132 A KR19940035132 A KR 19940035132A KR 0148158 B1 KR0148158 B1 KR 0148158B1
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Abstract

본 발명은 97.2MHz로 체배되는 CCD촬상소자의 신호주파수를 현재의 규격인 74.25MHz신호로 변환시킬 수 있도록 한 HD-TV용 카메라의 주파수 변환장치에 관한 것이다. 이러한 본 발명은 97.2MHz의 영상데이타로부터 표본화주파수의 1/2이 넘는 주파수신호를 차단하여 주파수변환시 발생되는 겹침을 방지하는 저역통과필터를 구비한다. 저역통과필터를 통과한 영상데이타는 신호보간부로 인가되어, 4샘플중 3샘플을 취하는 알고리즘에 의해 보간이 행해짐으로써 97.2MHz데이타가 72.9MHz데이타로 변환된다. 부족분 보충부의 FIFO메모리는 72.9MHz의 클럭신호에 따라 신호보간부의 출력데이타를 기록하였다가 74.25MHz의 클럭신호에 따라 기록된 데이타를 판독한다. 그리고 멀티플렉서는 수평동기구간에서는 수평동기데이타를, 유효화소구간중 부족부분에서는 화면시작과 끝부분의 영상데이타값을 홀드하여 출력하고, 나머지 유효화소구간에서는 FIFO메모리에서 출력된 영상데이타를 출력한다. 따라서, 하드웨어의 규모가 작아지고 그 구조가 간단해지는 효과가 있다.

Description

고선명 티브이용 카메라의 주파수 변환장치
제1도는 종래의 방식변환장치의 기본구성을 나타낸 블럭도.
제2도의 (a)는 종래의 주파수 변환장치의 블럭구성도이고,
제2도의 (b)~(d)는 상기 블럭들의 입출력신호 파형도이다.
제3도의 (a)~(d)는 제2도의 장치에 따른 표본화주파수 변환과정을 나타낸 주파수 스펙트럼 그래프.
제4도의 (a)는 제2도의 내삽주파수에 의한 임펄스응답곡선 그래프이고,
제4도의 (b)는 임펄스응답을 얻기 위한 내삽필터의 구성도이다.
제5도는 본 발명에 따른 HD-TV용 카메라의 주파수 변환장치의 블럭구성도.
제6도는 제5도의 저역통과필터의 주파수 스펙트럼 그래프.
제7도는 97.2MHz데이타(Pn)와 72.9MHz데이타(Dm)와의 상관관계를 나타낸 영상데이타 상태도.
제8도는 제5도의 신호보간부의 상세구성을 나타낸 블럭도.
제9도는 제5도의 부족분 보충부의 상세구성을 나타낸 블럭도.
제10도의 (a)~(h)는 상기 부족분 보충부의 동작을 설명하기 위한 타이밍도.
제11도의 (a)~(d)는 본 발명의 주파수 변환장치에 의한 영상데이타의 유효화소규격을 나타낸 화면상태도.
*도면의 주요부분에 대한 부호의 설명
51 : 저역통과필터 52 : 신호보간부
53 : 부족분 보충부 82 : 승산기
81,83~85,87,88,90,91,93 : 레지스터 86,92 : 가산기
89 : 감산기 94 : 지연기
95 : 스위칭부 96 : 제어부
97 : FIFO메모리 98 : 멀티플렉서
본 발명은 고선명 티브이(HD-TV)용 카메라의 주파수 변환을 위한 추림(Decimation)필터에 관한 것으로, 특히 97.2MHz신호로 체배되는 CCD촬상소자의 샘플링주파수를 현재의 규격인 74.25MHz신호로 변환시킬 수 있도록 한 HD-TV용 카메라의 주파수 변환장치에 관한 것이다.
현재 HD-TV방송용 카메라에서 주로 사용하는 130만화소 CCD(Charge Coupled Device) 촬상소자의 구동주파수는 48.6MHz로서, 이 48.6MHz신호는 공간화소이동 디지탈신호 처리중에 시스템클럭인 97.2MHz신호로 체배된다. 그러나 현재 MPEG2에서 규정된 HD-TV용 신호포멧은 74.25MHz이므로 97.2MHz신호를 74.25MHz신호로 변환하기 위한 주파수 변환장치가 필요하게 된다. 현재까지 개발된 주파수 변환장치 중 97.2MHz신호를 74.25MHz신호로 변환하는 장치가 개발된 예는 없다.
그러나 이와 유사한 원리의 방식변환장치로서 하이비젼(Hi-vision)방식을 PAL(SECAM)방식으로 변환하는 장치, 하이비젼방식을 NTSC방식으로 변환하는 장치, NTSC방식을 하이비젼방식으로 변환하는 장치 등은 설계된 예가 있다. 제1도는 이러한 방식변환장치의 기본구성을 나타낸 블럭도로서, 주사선수 변환부(11)와 필드(프레임) 변환부(12)와 화면종횡비 변환부(13)등으로 구성된다.
제2도의 (가)는 상기 방식변환장치에서 사용되는 종래의 주파수 변환장치의 블럭구성도이고, 제2도의 (나)~(라)는 상기 블럭들의 입출력신호 파형도이다. 제2도에서 표본화주파수가 Fs1인 디지탈신호(제2도의 (나)참조)가 내삽필터(21)로 입력되면, 내삽필터(21)는 입력주파수(Fs1)와 출력주파수(Fs2)의 최소공배주파수(Fs)로 입력신호를 업샘플링(Up Sampling)하여 출력한다. 표본화주파수가 Fs인 내삽필터(21)의 출력신호(제2도의 (다) 참조)는 재표본화부(22)로 인가되고, 재표뵨화부(22)는 입력신호를 출력주파수(Fs2)로 다운샘플링(Down Sampling)하여 출력한다(제2도의 (라) 참조).
제3도의 (가)~(라)는 제2도의 장치에 따른 표본화주파수 변환과정을 나타낸 주파수 스펙트럼이다. 제3도의 (가)는 변환전의 표본화 스펙트럼으로 표본화주파수는 Fs1이다. 제3도의 (나)는 Fs1과 Fs2의 최소공배주파수(Fs)의 예로서, 제3도의 (가)에서 점선으로 표시된 내삽필터(21)를 통과한후의 주파수 스펙트럼이다. 제3도의 (다)는 Fs신호로부터 재구성된 Fs2신호이고, 제3도의 (라)는 재표본화된 주파수(Fs2)의 스펙트럼이다.
제4도의 (가)는 내삽필터(21)의 최소공배주파수(Fs)에 의한 임펄스응답곡선이고, 제4도의 (나)는 이러한 임펄스응답을 얻기 위한 내삽필터(21)의 구성도이다. 도시된 바와 같이, 내삽필터는 최소공배주파수(Fs)를 입력주파수(Fs1)로 나눈 값(Fs/Fs1=3)에 의해 3개의 필터(41~43)로 구성되어 업샘플링장치로서 동작한다. 각 필터(41~43)는 제4도의 (가)에 나타난 바와 같이 1/3클럭씩 비켜가며 형성된 임펄스응답곡선을 갖는다.
이와 같이 종래에는 2:3의 주파수 변환을 행할 경우 최소공배수인 6을 공통주파수로서 갖는 방법을 사용하였다. 그러나 이러한 방법을 입력주파수와 출력주파수의 비율이 21:16일 경우에 적용하면 최송공배수가 336이 되므로 336/21=16이 되어 내부필터의 갯수가 16개인 내삽필터를 사용해여 한다. 그러므로 하드웨어의 규모가 매우 방대해짐은 물론 그 구조가 복잡하게 되고, 내삽회로의 신호처리주파수는 입력주파수의 16배가 되므로 이러한 고주파수를 처리할 수 없게 되어 실제로는 회로구현이 불가능해지는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 HD-TV용 카메라에서 97.2MHz신호로 체배되는 CCD촬상소자의 신호주파수를 현재의 HD-TV용 신호포맷인 74.25MHz신호로 변환하는 추림필터를 간편하게 구현할 수 있도록 한 HD-TV용 카메라의 주파수 변환장치를 제공하는데 있다.
본 발명의 다른 목적은 하드웨어의 규모가 작고 그 구조가 간단하면서도 신호처리주파수는 입출력주파수중 큰 주파수보다 크지 않아 고주파수를 처리할 필요가 없고 실시간 처리가 가능하도록 한 HD-TV용 카메라의 주파수 변환장치를 제공하는데 있다.
상기와 같은 목적들을 달성하기 위한 본 발명의 HD-TV용 카메라의 주파수 변환장치는 입력된 영상데이타로부터 표본화주파수의 1/2이 넘는 주파수신호를 차단하여 주파수변환시 발생되는 겹침을 방지하는 저역통과필터를 구비한다. 신호보간부는 저역통과필터를 통과한 영상데이타를 입력받아 4샘플중 3샘플을 취하는 알고리즘을 이용하여 보간을 행한다. 부족분 보충부는 기록 및 판독시 다른 주차수의 클럭신호를 이용하여 신호보간부의 출력데이타를 기록하였다가 판독하고 유효화소구간중 부족부분의 영상데이타를 보완하여 출력하게 된다.
이하, 첨부된 제5도 내지 제11도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제5도는 본 발명에 따른 HD-TV용 카메라의 주파수 변환장치의 블럭구성도이다. 도시된 바와 같이, HD-TV용 카메라에서 97.2MHz로 체배된 영상데이타와 같은 주파수의 클럭신호는 저역통과필터(51)로 입력된다. 저역통과필터(51)는 입력된 영상데이타에서 표본화주파수(74.25MHz)의 1/2이 넘는 주파수를 차단하여 97.2MHz신호를 74.25MHz신호로 변환할때 발생할 수 있는 겹침(Alias)을 방지한다. 저역통과필터(51)의 출력단에 연결된 신호보간부(52)는 97.2MHz의 영상데이타 및 클럭신호와 72.9MHz의 클럭신호를 입력받아 4샘플중 3샘플을 취하는 알고리즘을 이용하여 보간을 행한다. 신호보간부(52)에서 출력된 72.9MHz의 영상데이타는 부족분 보충부(53)로 인가되고, 이때 신호보간부(52)와 부족분 보충부(53)에는 수평동기신호(Hsync)가 입력된다. 부족분 보충부(53)는 72.9MHz의 클럭신호에 따라 입력된 영상데이타를 기록하고 74.25MHz의 클럭신호에 따라 기록된 데이타를 독출하여 72.9MHz신호를 74.25MHz신호로 변환한다.
제6도는 상기 저역통과필터(51)의 주파수 스펙트럼 형태를 나타낸 것이다. 통상 표본화나 표본줄임을 수행하면 주파수영역에서 인접하는 스펙트럼들이 서로 겹치는 현상이 나타난다. 저역통과필터(51)는 97.2MHz데이타를 74.25MHz데이타로 변경할때 나타나는 이 겹침현상을 방지하기 위한 필터이다. 입력된 97.2MHz데이타를 37.125MHz(=74.25MHz/2)의 차단주파수를 갖는 저역통과필터(51)를 통과하면, 37.125MHz를 초과하는 주파수를 차단할 수 있어 입력신호의 대역폭을 표본화주파수의 절반이하로 제한할 수 있다.
제7도는 97.2MHz신호(Pn)와 72.9MHz(Dm)와의 상관관계를 나타낸 영상신호 상태도이다. 제7도에서 Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6은 원래의 97.2MHz의 영상신호값을 나타내고, Dm+1, Dm+2, Dm+3, Dm+4, Dm+5는 보간(Interpolation)된 72.9MHz의 영상신호값을 나타낸다. 여기서, 보간된 영상신호값[Dm+1, Dm+2, Dm+3, Dm+4]은 상대적인 거리에 따라 다음과 같은 식으로 정의된다.
Dm+5, Dm+6,ㆍㆍㆍ도 상기와 같은 방식으로 정의될 수 있다.
제8도는 상기 신호보간부(52)의 상세구성을 나타낸 블럭도이다. 도시된 바와 같이, 신호보간부(52)로 입력된 97.2MHz데이타는 제1 레지스터(81)로 인가되고, 97.2MHz의 클럭신호에 의해 1클럭 지연되어 승산기(82)와 제6레지스터(88)로 입력된다. 승산기(Multiplier;82)는 입력된 97.2MHz데이타를 1/3데이타값으로 변환하여 제 2레지스터(83)로 출력하고, 제 2레지스터(83)에서 1클럭 지연된 데이타는 제 3레지스터(84)와 감산기(89)로 인가된다. 상기 제 6레지스터(88)는 제 1레지스터(81)에 의해 1클럭 지연된 입력데이타를 다시 1클럭 지연시켜 감산기(89)와 지연기(94)로 각각 출력한다. 감산기(89)는 제 6레지스터(88)의 출력데이타에서 제 2레지스터(83)의 출력데이타를 감산하여 2/3데이타값을 구하고 이 값을 제 7레지스터(90)로 출력한다.
상기 제 3레지스터(84)에서 97.2MHz의 클럭신호에 의해 1클럭 지연된 1/3데이타값은 제 4레지스터(85)와 제 2가산기(92)로 각각 인가되고, 마찬가지로 제 7레지스터(90)에서 1클럭 지연되 2/3데이타값은 제 8레지스터(91)와 제 1가산기(86)로 각각 인가된다. 제 4레지스터(85)에 의해 1클럭 지연된 1/3데이타값은 제 1가산기(86)로 인가되고, 제 1가산기(86)는 제 4레지스터(85)에서 출력된 현재의 1/3데이타값과 제 7레지스터(90)에서 출력된 1클럭전의 2/3데이타값을 가산하여 제 5레지스터(87)로 출력한다. 또한 제 8레지스터(91)에 의해 1클럭 지연된 2/3데이타값은 제 2가산기(92)로 인가되고, 제 2가산기(92)는 제 3레지스터(84)에서 출력된 현재의 2/3데이타값을 가산하여 제 9레지스터(93)로 출력한다.
제 5레지스터(87)에서 97.2MHz의 클럭신호에 의해 1클럭 지연된 데이타는 스위칭부(95)의 단자(c)로 인가되고, 제 9레지스터(93)에서 97.2MHz의 클럭신호에 의해 1클럭 지연된 데이타는 스위칭부(95)의 단자(b)로 인가된다. 상기 제 6레지스터(88)의 출력단에 연결된 지연기(94)는 입력된 97.2MHz데이타를 3클럭만큼 지연시켜 스위칭부(95)의 단자(a)로 출력한다. 스위칭부(95)는 72.9MHz의 속도로 스위칭되면서 제 5레지스터(87) 및 제 9레지스터(93)와 지연기(94)의 출력데이타를 순차적으로 선택하여 출력하고, 스위칭부(95)에서 출력된 72.9MHz데이타는 부족분 보충부(53)로 인가된다.
상기와 같이 구성된 신호보간부의 동작을 설명하면 다음과 같다. 신호보간부(52)에서는 승산기(82)를 사용하여 입력된 97.2MHz데이타(Pn+5)의 1/3데이타값을 얻고, 감산기(89)에서 레지스터(81)(88)에 의해 2클럭만큼 지연된 원신호로부터 상기 1/3데이타값을 감산하여 2/3데이타값을 얻는다. 이때 상기 감산기(89) 대신에 승산기를 사용하여 입력된 97.2MHz데이타로부터 2/3데이타값을 얻을 수도 있고, 상기 승산기(82)를 롬(ROM)이나 LUT로 대체할 수도 있다.
제 3레지스터(84)에서 출력된 1/3데이타값(1/3Pn+2)은 제 4레지스터(85)로, 제 7레지스터(90)에서 출력된 2/3데이타값(2/3Pn+2)은 제 8레지스터(91)로 각각 입력되어 1클럭씩 지연됨으로써 디지탈신호상의 1클럭차분 데이타(1/3Pn+1, 2/3Pn+1)를 얻을 수 있다. 제 1가산기(86)와 제 5레지스터(87)에서는 상기 1/3데이타값(1/3Pn+1)과 2/3데이타값(2/3Pn+2)을 교차합산하여 1/3Pn+2/3Pn+1의 데이타를 얻는다. 마찬가지로 제 2가산기(92)와 제 9레지스터(93)에서는 상기 1/3데이타값(1/3Pn+2)과 2/3데이타값(2/3Pn+1)을 교차합산하여 1/3Pn+1+2/3Pn의 데이타를 얻는다. 지연기(94)는 전술된 동작을 행할 동안의 시스템지연(system delay)을 보상한 원신호(Pn)를 출력한다.
따라서, 스위칭부(95)의 단자 a, b, c에서는 각각 임의의 시각 tn에 Pn, 1/3Pn+1+2/3Pn, 1/3Pn+2/3Pn+1의 데이타를 얻을 수 있다. 신호보간부(52)로 입력되는 97.2MHz데이타가 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7일때 스위칭부(95)의 단자(a)에서는 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7의 데이타가 출력된다. 또한, 스위칭부(95)의 단자(b)에서는 1/3Pn+1+2/3Pn, 1/3Pn+2+2/3Pn+1, 1/3Pn+3+2/3Pn+2, 1/3Pn+4+2/3Pn+3, 1/3Pn+5+2/3Pn+4의 데이타가 출력되고, 단자(c)에서는 1/3Pn+2/3n+1,1/3Pn+1+2/3Pn+2,1/3Pn+2+2/3Pn+3, 1/3Pn+3+2/3Pn+4, 1/3Pn+4+2/3Pn+5, 1/3Pn+5+2/3Pn+6의 데이타가 출력된다. 스위칭부(95)는 단자를 a, c, b, a, c, b, a, c, ㆍㆍㆍ의 순서로 순환선택하면서 72.9MHz의 속도로 스위칭을 반복하여 Pn, 1/3Pn+1+2/3Pn+2, 1/3Pn+3+2/3Pn+2, Pn+4, 1/3Pn+5+2/3Pn+6, ㆍㆍㆍ의 순서로 데이타를 선택하여 출력한다. 이 데이타열은72.9MHz(=97.2MHz×3÷4)속도의 클럭신호에 따른 데이타이다.
제9도는 상기 부족분 보충부(53)의 상세구성을 나타낸 블럭도이다. 도시된 바와 같이, 부족분 보충부는 수평동기신호(Hsync)를 입력받아 서로 다른 주파수의 기록클럭신호(72.9MHz)와 판독클럭신호(74.25MHz)를 출력하고 제어신호를 출력하여 각 불럭들을 제어하는 제어부(96)를 구비한다. 제어부(96)에는 FIFO메모리(97)가 연결되어, 상기 기록클럭신호에 따라 신호보간부에서 출력된 72.9MHz데이타를 기록하고 상기 판독클럭신호에 따라 기록된 데이타를 출력하여 입력값을 임의의 크기만큼 지연시켜 주게 된다. FIFO메모리(97)에서 독출된 74.25MHz데이타는 멀티플렉서(98)로 인가되고, 멀티플렉서(98)는 제어부(96)의 제어신호에 따라 FIFO메모리(97)에서 출력된 74.25MHz의 영상데이타나 임의의 값과 수평동기신호(Hsync)를 선택적으로 출력하게 된다.
상기와 같이 구성된 부족분 보충부의 동작을 제10도의 타이밍도에 의거하여 설명하면 다음과 같다. 신호보간부로부터 72.9MHz의 영상데이타가 입력되면, 이 데이타는 제어부(96)에서 출력된 72.9MHz의 영상데이타가 입력되면, 이 데이타는 제어부(96)에서 출력된 72.9MHz의 기록클럭신호에 동기되어 유효화소구간(1887T)의 신호(제10도의 (e) 참조)가 FIFO메모리(97)에 기록된다. 이때 제어부(96)는 제10도의 (a)에 도시된 것과 같은 수평동기신호(Hsync)를 입력받아 그 상승에지에 동기된 72.9MHz의 기록클럭신호(제10도의 (d) 참조)와 74.25MHz의 판독클럭신호(제10도의 (b) 참조)를 FIFO메모리(97)로 출력한다.
FIFO메모리(97)는 72.9MHz로 기록(제10도의 (f) 참조)한 후 34클럭이후에 제어부(96)에서 출력된 74.25MHz의 판독클럭신호에 동기되어 저장된 유효데이타를 판독하게 된다(제10도의 (g) 참조). 여기서, 72.9MHz로 기록한 후 34클럭이후에 74.25MHz로 판독하면 동시에 1887의 마지막 데이타를 얻을 수 있다. 왜냐하면, (1/72.9MHz×1887-1/74.25MHz×1887)×72.9MHz34.3EA=34클럭이므로 기록과 판독시 상이한 클럭에 의해 모자라는 데이타의 갯수는 이러한 FIFO메모리를 사용하여 해결하면 된다. 즉, 이것은 72.9Km/sec의 자동차와 74.25Km/sec의 자동차가 1887m거리를 동시에 주행할 경우 속도가 빠른 자동차가 임의의 거리만큼 먼저 가게 되므로 72.9Km/sec의 자동차를 임의의 거리만큼 빨리 출발시키는 개념이다.
FIFO메모리(97)에서 독출된 74.25MHz의 영상데이타는 멀티플렉서(98)로 인가된다. 제10도의 (c)에 도시된 바와 같이 규정된 HD-TV의 유효화소구간은 1920T인데 반해, FIFO메모리(97)에서 독출된 영상데이타의 유효화소구간은 1887T이므로 멀티플렉서(98)에서는 상기 부족부분에 임의의 값과 수평동기신호(Hsync)를 채워주게 된다. 즉, 멀티플렉서(98)는 제어부(96)의 제어신호에 따라 입력신호들중 하나를 선택적으로 출력하는데, HD-TV의 수평동기구간에는 수평동기데이타(Hsync; 192T, 88T)를, 유효화소구간중 부족부분에는 임의의 값을, 나머지부분에는 FIFO메모리(97)로부터 독출된 영상데이타를 각각 출력한다.
여기서, 상기 유효화소구간중 부분부분에 출력하는 임의의 값은 대개 화면시작부분과 끝부분의 영상데이타값을 홀드(hold)하여 출력한다. 또한 화면의 움직임을 검출하여 부족부분(33개)을 임의의 조정할 수 있고, 부족부분의 임의의 값은 화소의 첫번째값과 마지막값으로 채우거나 좌우에지부분의 값을 보간하지 않아서 눈에 띄지 않게 할 수도 있다. 제10도의 (h)는 상기 멀티플렉서(98)에 의해 유효화소구간중 부족부분이 채워져 재배치된 74.25MHz의 영상데이타의 유효화소구간을 나타낸다.
제11도는 본 발명의 주파수 변환장치에 의한 영상데이타의 유효화소규격을 나타낸 화면상태도이다. 제11도의 (a)는 HD-TV방송용 카메라에서 130만화소 CCD촬상소자의 디지탈신호 처리후의 화소규격을 나타낸 것으로, 영상데이타의 유효화소규격은 2516×1035이다. 제11도의 (b)는 현재 BTA001, SMPTE에 제안된 HD-TV의 화소규격으로, 영상데이타의 유효화소규격은 1920×1035이다. 제11도의 (c)는 본 발명의 신호보간부에서 4샘플중 3샘플을 취하는 방법에 의해 만들어진 화소규격으로, 영상데이타의 유효화소규격은 1887(=2516×3/4)×1035이다. 제11도의 (d)는 본 발명의 부족분 보충부에 의해 유효화소구간중 부족부분이 채워진 후의 화소규격으로, 영상데이타의 유효화소규격은 규정된 HD-TV규격과 같은 1920(=1887+33)×1035이다.
이상에서와 같이 본 발명은 현재 주로 사용되는 130만화소 CCD촬상소자에서 출력되는 97.2MHz신호를 현재 HD-TV규격으로 본격화된 74.25MHz신호로 간단하게 변환하므로 하드웨어의 규모가 작으면서도 그 구조가 간단한 추림필터를 구현할 수 있는 효과가 있다. 이때 신호처리주파수는 입출력 주파수중 큰 주파수보다 크지 않으므로 고주파수를 처리할 필요가 없고, 실시간 처리가 가능하다.

Claims (12)

  1. HD-TV방송용 카메라에서 출력되는 영상데이타를 규정된 HD-TV용 신호포멧에 맞도록 변환하기 위한 주파수 변환장치에 있어서, 상기 영상데이타로부터 표본화주파수의 1/2이 넘는 주파수신호를 차단하여 주파수변환시 발생되는 겹침을 방지하는 저역통과필터와; 저역통과필터를 통과한 영상데이타 및 서로 다른 주파수의 두 클럭신호를 입력받아 4샘플중 3샘플을 취하는 알고리즘을 이용하여 보간을 행하는 신호보간부와; 기록 및 판독시 다른 주파수의 클럭신호를 이용하여 신호보간부의 출력데이타를 기록하였다가 판독하고 유효화소구간중 부족부분의 영상데이타를 보완하여 출력하는 부족분 보충부를 구비한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  2. 제1항에 있어서, 상기 저역통과필터는 97.2MHz의 영상데이타를 74.25MHz의 영상데이타로 변환할 경우 37.125MHz의 차단주파수를 갖는 필터를 사용하도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  3. 제1항에 있어서, 상기 신호보간부는 보간된 영상데이타값을 아래의 식에 의해 정의하도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
    여기서, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5는 원래의 영상데이타값이고, Dm+1, Dm+2, Dm+3, Dm+4는 보간된 영상데이타값이며, 1/3, 2/3는 보간필터계수이다.
  4. 제3항에 있어서, 상기 신호보간부는 저역통과필터로부터 입력된 영상데이타를 1클럭만큼 지연기키는 제 1레지스터와; 제 1레지스터의 출력데이타를 1/3데이타값으로 변환하는 승산기와; 승산기의 출력데이타를 1클럭 지연시키는 제 2레지스터와; 제 2레지스터의 출력데이타를 1클럭 지연시키는 제 3레지스터와; 제 3레지스터의 출력데이타를 1클럭 지연시키는 제 4레지스터와; 제 1레지스터의 출력데이타를 1클럭 지연시키는 제 6레지스터와; 제 6레지스터의 출력데이타에서 제 2레지스터의 출력데이타를 감산하여 2/3데이타값을 구하는 감산기와; 감산기의 출력데이타를 각각 1클럭씩 지연시키는 제 7레지스터와; 제 7레지스터의 출력데이타를 1클럭 지연시키는 제 8레지스터와; 제 4레지스터에서 출력된 현재의 1/3데이타값과 제 7레지스터에서 출력된 1클럭전의 2/3데이타값을 가산하는 제 1가산기와; 제 3레지스터에서 출력된 1클럭전의 1/3데이타값과 제 8레지스터에서 출력된 현재의 2/3데이타값을 가산하는 제 2가산기와; 제 1 및 제 2가산기의 출력데이타를 각각 1클럭씩 지연시키는 제 5 및 제 9레지스터와; 제 6레지스터의 출력데이타를 3클럭만큼 지연시키는 지연기와; 설정된 속도로 스위칭되면서 제 5레지스터 및 제 9레지스터와 지연기에서 출력된 영상데이타를 순차적으로 선택하여 출력하는 스위칭부로 구성하는 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  5. 제 4항에 있어서, 상기 신호보간부는 제 6레지스터의 출력단에 감산기 대신 승산기를 연결하여, 제 6레지스터의 출력데이타를 2/3데이타값으로 변환한 후 제 7레지스터로 출력하도록 구성한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  6. 제 4항 또는 제 5항에 있어서, 상기 신호보간부로 입력되는 영상데이타가 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7일 경우 지연기에서는 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7의 영상데이타가 출력되도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  7. 제 4항 또는 제 5항에 있어서, 상기 신호보간부로 입력되는 영상데이타가 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7일 경우 제 9레지스터에서는 1/3Pn+1+2/3Pn, 1/3Pn+2+2/3Pn+1, 1/3Pn+3+2/3Pn+2, 1/3Pn+4+2/3Pn+3, 1/3Pn+5+2/3Pn+4ㆍㆍㆍ의 영상데이타가 출력되도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  8. 제 4항 또는 제 5항에 있어서, 상기 신호보간부로 입력되는 영상데이타가 Pn, Pn+1, Pn+2, Pn+3, Pn+4, Pn+5, Pn+6, Pn+7일 경우 제 5레지스터에서는 1/3Pn+2/3Pn+1, 1/3Pn+1+2/3Pn+2, 1/3Pn+2+2/3Pn+3, 1/3Pn+3+2/3Pn+4, 1/3Pn+4+2/3Pn+5, 1/3Pn+5+2/3Pn+6ㆍㆍㆍ의 영상데이타가 출력되도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  9. 제 4항 또는 제5항에 있어서, 상기 스위칭부는 신호보간부로 입력되는 영상데이타의 주파수가 97.2MHz일 경우 72.9MHz의 속도로 스위칭하면서 선택된 데이타를 출력하도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  10. 제 1항에 있어서, 상기 부족분 보충부는 수평동기신호를 입력받아 서로 다른 주파수의 기록클럭신호와 판독클럭신호를 출력하고 제어신호를 출력하여 각 블럭들을 제어하는 제어부와; 상기 기록클럭신호에 따라 신호보간부에서 출력된 영상데이타를 기록하고 상기 판독클럭신호에 따라 기록된 데이타를 판독하여 입력데이타값을 소정크기만큼 지연시켜 출력하는 FIFO메모리와; 제어부의 제어신호에 따라 수평동기데이타나 임의로 설정된 값이나 FIFO메모리에서 출력된 영상데이타를 선택적으로 출력하는 멀티플렉서로 구성하는 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  11. 제 10항에 있어서, 상기 FIFO메모리는 기록클럭신호의 주파수가 72.9MHz이고 판독클럭신호의 주파수가 74.25MHz일 경우 보간된 유효화소데이타를 기록한 후 34클럭이후에 저장된 데이타를 판독하도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
  12. 제 10항에 있어서, 상기 멀티플렉서는 HD-TV의 수평동기구간에서는 수평동기데이타를 출력하고, 유효화소구간중 부족부분에서는 화면시작과 끝부분의 영상데이타값을 홀드하여 출력하며, 나머지 유효화소구간에서는 FIFO메모리에서 출력된 영상데이타를 출력하도록 한 것을 특징으로 하는 HD-TV용 카메라의 주파수 변환장치.
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