KR960030725A - 샘플링율 변환방법 및 그 장치 - Google Patents

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Abstract

본 발명은 두 시스템간의 클럭신호가 상이할 때 샘플링율을 변환하는 장치를 간단한 구성에 의해 구현하여 데이타를 호환시킬 수 있도록 한 샘플링율 변환방법 및 그 장치에 관한 것이다. 이러한 본 발명은 입력주파수와 출력주파수 사이의 유효데이타갯수의 최대공약수를 구하여 단위블럭당 유효데이타갯수를 구한다. 상기 입력측과 출력측의 유효데이타갯수를 정해진 규칙에 대입하여 곱셈계수를 계산하고, 이 곱셈계수를 사용하여 입력데이타의 샘플링율 변환을 행한다. 이때 제1곱셈기는 제2래치의 출력데이타에 제1곱셈계수를 곱하고, 제2곱셈기는 제1래치의 출력데이타에 1에서 제1곱셈계수를 뺀 제2곱셈계수를 곱한다. 곱셈계수가 곱해진 데이타들은 가산기에서 서로 더해진 후 제5래치에서 조합논리회로의 출력신호에 따라 그대로 또는 홀드된 후 출력되고, 제6래치에서 출력주파수의 클럭신호에 동기된다.

Description

샘플링율 변환방법 및 그 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 샘플링율 변환장치의 전체블럭 구성도, 제6도는 제5도의 샘플링율 변환장치의 내부구성을 나타낸 블럭도.

Claims (8)

  1. 두 시스템간의 클럭신호가 상이할 경우 입력데이타의 샘플링율을 출력주파수와 같게 변환하는 방법에 있어서, 입력주파수와 출력주파수 사이의 유효데이타갯수의 최대공약수를 구하여 단위블럭당 유효데이타갯수를 구하는 단계와; 상기에서 구한 입력측과 출력측의 유효데이타갯수를 정해진 규칙에 대입하여 곱셈계수를 계산하는 단계와; 상기에서 결정된 곱셈계수를 사용하여 입력데이타의 샘플링율 변환을 행하는 단계로 이루어짐을 특징으로 하는 샘플링율 변환방법.
  2. 제1항에 있어서, 상기 최대공약수를 쉽게 구하기 위하여 입력데이타 또는 출력데이타에 더미데이타를 추가하도록 한 것을 특징으로 하는 샘플링율 변환방법.
  3. 제1항에 있어서, 상기 곱셈계수는 아래의 식에 의거하여 계산하도록 한 것을 특징으로 하는 샘플링율 변환방법.
    M[d, n(u-d)]/d
    여기서, M은 모듈로, d는 출력측의 단위블럭당 유효데이타갯수, u는 입력측의 단위블럭당 유효데이타갯수, n은 1부터 d까지의 정수이다.
  4. 발진기에서 출력된 두 시스템간의 클럭신호가 상이할 경우 입력데이타의 샘플링율을 출력주파수와 같게 변환하는 장치에 있어서, 입력주파수의 프리런 클럭신호에 따라 상기 입력데이타를 1클럭동안 홀드한 후 래치하는 제1래치와; 입력주파수의 프리런 클럭신호에 따라 제1래치의 출력데이타를 1클럭동안 홀드한 후 래치하는 제2래치와; 제2래치의 출력데이타에 일정한 규칙에 의해 결정된 제1곱셈계수를 곱하는 제1곱셈기와; 제1래치의 출력데이타에 1에서 제1곱셈계수를 뺀 제2곱셈계수를 곱하는 제2곱셈기와; 입력주파수의 프리런 클럭신호에 맞춰 제1 및 제2곱셈기의 출력데이타를 각각 래치하는 제3 및 제4래치와; 제3 및 제4래치의 출력데이타들을 서로 더하는 가산기와; 입력주파수의 프리런 클럭신호를 카운트하여 카운트값이 소정값이 될 때마다 리세트되는 카운터와; 카운터의 출력데이타에 대응하여 내부게이트간의 결선에 의해 결정된 신호를 출력하는 조합논리회로와; 조합논리회로의 출력신호에 따라 가산기의 출력데이타를 그대로 또는 홀드한 후 래치하는 제5래치와; 출력주파수의 프리런 클럭신호에 따라 제5래치의 출력데이타를 래치하여 샘플링율이 출력주파수로 변환된 데이타를 출력하는 제6래치를 구비한 것을 특징으로 하는 샘플링율 변환장치.
  5. 제4항에 있어서, 상기 제6래치의 출력단에, 입력된 데이타로부터 표본화주파수의 ½이 넘는 주파수신호를 차단하여 샘플링율 변환시 발생되는 겹침을 방지하는 저역통과필터를 더 연결하여 구성한 것을 특징으로 하는 샘플링율 변환장치.
  6. 제4항 또는 제5항에 있어서, 상기 카운터는 입력주파수가 97.2MHz이고 출력주파수가 74.25MHz일 경우 카운트값이 20일때마다 리세트되도록 설정한 것을 특징으로 하는 샘플링율 변환장치.
  7. 제4항 또는 제5항에 있어서, 상기 조합논리회로는 카운터에서 출력된 데이타들을 부정논리합하는 노아게이트와; 카운터의 출력신호중 최하위비트와 두번째 하위비트의 데이타를 논리합하는 제1오아게이트와; 상기 노아게이트와 제1오아게이트의 출력데이타들을 논리합하는 제2오아게이트와; 입력주파수의 프리런 클럭신호와 제2오아게이트의 출력데이타를 논리곱하여 제5래치로 출력하는 앤드게이트로 구성하는 것을 특징으로 하는 샘플링율 변환장치.
  8. 제7항에 있어서, 상기 제5래치는 제1오아게이트와 노아게이트의 출력데이타가 모두 "0"일 경우에만 입력데이타를 1클럭 홀드하여 출력하도록 한 것을 특징으로 하는 샘플링율 변환장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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