KR930004213B1

KR930004213B1 - 신호 처리장치

Info

Publication number: KR930004213B1
Application number: KR1019840008589A
Authority: KR
Inventors: 다케히코 호시노
Original assignee: 닛봉 신고오 가부시키가이샤; 다케우치 히로시
Priority date: 1984-12-31
Filing date: 1984-12-31
Publication date: 1993-05-21
Also published as: KR860005283A

Abstract

내용 없음.

Description

신호 처리장치

제1도는 본 발명의 실시예에 의한 신호처리장치의 예시적인 블록다이어그램.

제2(a)도 내지 제2(f)도는 제1도의 장치에서 처리된 전기 신호들을 나타내는 파형도.

제3도는 주파수 변환회로의 예시적인 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

(1) : 단자 (2)(3) : 주파수 변환회로

(4)(5) : 처리회로 (6)(7) : 제어회로

(8) : 선택기회로 (9) : 식별기회로

(20) : 등속호출 기억장치 (21) : 애널로그/디지탈 변환기

(22)(23) : 스위칭 회로 (24) : 래치회로

(25) : 디지탈/애널로그 변환기 (26) : 기억장치 제어회로

(27) : 인버어터 (41)(51) : 대역필터

(42)(52) : 레벨검출기 (43)(53) : 정류회로

(A₁,A₂,...A_n) : 입력신호 (B₁,B₂,...B_n)(C₁,C₂,...C_n) : 제어신호

본 발명은 2진값 "1" 및 "0"을 갖는 구형 펄스의 파형이나 일반 교류파형에서 상이한 주파수를 갖는 각종의 입력신호들을 선택적으로 식별하여 각각의 입력신호의 주파수 및 종류를 나타내는 출력신호를 처리하는 신호처리장치에 관한 것이다. 특히, 본 발명은 각각의 입력신호의 주파수를 승산(multiplying) 혹은 제산(dividing)하고, 또한 대역필터를 통해 입력신호의 주파수를 나타내는 출력신호를 발생시킬 수 있는 장치에 관한 것이다.

상이한 주파수를 갖는 각종의 입력신호들을 선택적으로 식별하고 또한 실제로 수신되고 있는 각각의 입력신호의 주파수를 나타내는 출력신호를 발생시키도록 설계된 통상의 신호처리장치에 있어서는, 입력신호들의 종류에 따라 각각 설치되어서 대응하는 주파수를 갖는 신호들을 통과시킴으로써 수신되는 입력신호를 그 주파수에 대해 선택적으로 식별하는 다수의 대역필터에 입력신호들을 병렬로 입력시킨 후, 각각의 대역필터의 뒤에 설치된 정류회로를 통해 관련된 대역필터의 출력신호를 개별적으로 정류하고 평활, 이에 의하여 2진값 "1" 및 "0"을 갖는 출력신호를 발생시키는 것이 일반적인 관례이다.

그러나, 이와 같은 신호처리장치에는 적어도 처리될 모든 종류의 입력 신호들에 대한 대역필터 및 정류회로를 포함하는 처리회로를 설치할 필요가 있기 때문에, 필연적으로 값이 비싸질 뿐만 아니라 부피가 커지게 된다. 또한, 특히 대역필터가 가해지는 입력신호가 저주파 대역 내에 있을 경우 등에는 각각의 대역필터가 대형화된다고 하는 또 다른 결점이 있었다.

따라서, 본 발명의 목적은 상이한 주파수를 갖는 각종의 입력신호들을 1개의 공통 처리회로내에서 처리하여 입력되었던 신호의 주파수를 나타내는 출력신호를 발생시킬 수 있는, 구조적으로 간단한 개량된 신호처리 장치를 제공하는 것이다.

본 발명에 의하면, 본 발명의 신호처리장치는 각각의 입력신호의 주파수가 주파수 변화회로 내에서 승산 혹은 제산되며, 이때의 승수(乘數) 혹은 제수(除數)는 제어회로에 의하여 순차적으로 그리고 반복적으로 변화하도록 되어 있는 신규한 구조를 갖는다. 이와 같이 주파수가 변환된 신호는 공통적인 처리회로로 공급되며, 이 처리회로의 출력신호는 상기 주파수 변환회로의 승수 혹은 제수 변화와 등기화된 제어신호에 의하여 선택적으로 식별됨으로써, 입력되었던 신호의 주파수를 나타내는 출력신호를 발생하게 된다.

이하, 본 발명의 실시예가 예시되어 있는 첨부도면을 참조하면서 본 발명의 잇점 및 특징에 대해 더욱 구체적으로 설명하면 다음과 같다.

제1도에는, 주파수가 F₁,F₂,...F_n인 n가지 종류의 구형파 입력신호(A₁,A₂,...A_n)들을 선택적으로 식별할 수 있도록 본 발명에 의해 구성된 신호처리장치의 블록 다이어그램이 도시되어 있으며, 이때 상기 입력신호(A₁,A₂,...A_n)중의 적어도 하나는 단자(1)에 공급된다.

그후, 단자(1)에서의 입력신호는 제1 및 제2주파수 변환회로(2)(3)에 병렬로 입력되어서 주파수 승산 혹은 제산되며, 주파수 변환된 신호는 제1 및 제2처리회로(4)(5)에 입력된다. 처리회로(4)(5)는 공지의 형태를 갖는 것으로서, 대역필터(41)(51)와, 이 대역필터(41)(51)의 출력신호의 레벨을 검출하기 위한 예컨대 슈미트(Schmitt)회로와 같은 레벨검출기(42)(52)와, 이 레벨검출기(42)(52)의 출력 신호를 정류하고 평활시키기 위한 정류회로(43)(53)로 구성된다. 선행 단계에서의 2개의 주파수 변환회로(2)(3)의 출력은 대역필터(41)(51)에 각각 공급된다.

제1 및 제2주파수 변환회로(2)(3) 각각은 입력신호 주파수를 승산 혹은 제산하는 역할을 한다. 제1주파수 변환회로(2)의 승수 혹은 제수는 제1제어회로(6)로 부터 얻어진 제어신호에 의해 연속적으로 변환되며, 제2주파수 변환회로(3)의 승수 혹은 제수는 제2제어회로(7)로 부터의 제어신호에 의해 연속적으로 변환된다. 각각의 주파수 변환회로(2)(3)는, 우선 입력신호를 2진 부호 등과 같은 디지탈형태로 변환시킨 다음, 변환된 신호를 등속 호출 기억장치(RAM; random access memory)내에 기록하고, 이와 같이 기록된 신호를 제어신호와 일치하는 속도로 독취해낸 후 그 독치된 신호를 애널로그 신호의 형태로 변환시켜서 출력을 발생시키도록 되어 있는 신규한 형태로 구성되어 있다.

제1제어회로(6)로 부터 제1주파수 변환회로(2)로 공급된 신호는 단자(1)에 공급된 n종류의 입력신호(A₁,A₂,...A_n)에 각각 대응하는 n종류의 제어신호(B₁,B₂,...B_n)로서 연속적으로 그리고 반복적으로 출력된다. 결과적으로, 제1주파수 변환회로(2)는 그 승수 혹은 제수가 n종류의 신호(A₁,A₂,...A_n)에 각각 대응하는 숫자(N₁,N₂,...N_n)로 연속적으로 그리고 반복적으로 변화하도록 제어된다.

제1주파수 변환회로(2)에서의 승수 혹은 제수(N₁,N₂,...N_n)는 각각의 신호가 주파수 변환된 후, 승산되거나 제산된 주파수(N₁·F₁, N₂·F₂,...N_n·F_n)의 각각의 대역필터(41)의 중심 주파수와 일치되도록 하는 방식으로 선택적으로 확립된다. 따라서, 예컨대 신호(A₁)가 단자(1)에 입력으로 공급되었다면, 이 신호(A₁)의 주파수(F₁)는 제어신호(B₁)가 도달할 때마다(N₁)에 의해 승산 혹은 제산되며, 이와 같이 얻어진 주파수(N₁·F₁)를 갖는 신호는 필터(41)에 입력되어 이 필터를 통과한다. 따라서, 1개의 제어신호(B₁)가 발생한 때부터 다음번 제어신호(B₂)가 발생할 때까지의 기간동안에 레벨 검출기 회로(42)로부터 주파수가 N₁·F₁인 펄스신호가 발생되므로, 정류회로(43)의 출력은 이와 같이 입력된 펄스 신호가 존재하는 동안에만 진리값 "1"을 갖게되며 이러한 펄스 신호가 존재하지 않는 동안에는 진리값 "0"을 갖게 되는 것이다. 단자(1)의 입력신호가 예컨대 신호(A₁)와 신호(A₂)의 복합 신호 등과 같이 그 종류가 2개이상일 경우, 레벨 검출기회로(42)의 출력단자에는 제어신호(B₁)(B₂)가 발생할 때마다 이에 응답하여 펄스신호가 발생되며, 따라서 정류회로(43)의 출력은 이와 같이 입력된 펄스신호가 존재하는 동안에만 진리값 "1"을 갖게 되며 나머지 기간동안에는 진리값 "0"을 갖게 되는 것이다.

단자(1)의 입력신호가 예컨대 신호(A₁)와 신호(A₂)의 복합 신호 등과 같이 그 종류가 2개 이상일 경우, 레벨 검출기회로(42)의 출력단자에는 제어신호(B₁)(B₂)가 발생할 때마다 이에 응답하여 펄스신호가 발생되며, 따라서 정류회로(43)의 출력은 이와 같이 입력된 펄스신호가 존재하는 동안에만 진리값 "1"을 갖게 되며 나머지 기간동안에는 진리값 "0"을 갖게 된다. 따라서, 제1주파수 변환회로(2)에 다수의 신호들이 공급되면, 제1처리신호(4)의 출력단자에서 얻어진 진리값 "1"의 최종 신호는 시분할신호(time division signal)가 된다.

진리값 "1"의 제어신호(B₁,B₂,...B_n)들을 연속적으로 그리고 반복적으로 발생시킬 수 있는 제1제어회로(6)는, 고정된 주파수의 클럭펄스를 발생시키는 클럭 발생기와, 이러한 클럭펄스에 의해 연속적으로 그리고 반복적으로 단계적인 방식으로 구동되는 n비트 링 계수기(ring counter)로 구성된다. 각각의 비트 내에서 진리값 "1"을 갖는 링 계수기의 출력신호는 제어신호(B₁,B₂,...B_n)로서 사용가능하다.

제1처리회로(4)의 출력측에는, 제1주파수 변환회로(2)에 공급되는 신호의 주파수를 나타내는 신호를 발생시키기 위한 선택기회로(8)와, 이 선택기회로(8)의 출력측에 설치되어서 이 선택기회로(8)의 선택결과를 평가하기 위한 식별기회로(9)가 있다.

선택기회로(8)는 n종류의 신호(A₁,A₂,...A_n)에 각각 대응하는 n단계의 래치회로(8₂,8₂,...8_n)로 구성된다.

각각의 래치회로(8₁,8₂,...8_n)는 각자의 데이타단자에서 제1처리회로(4)의 출력신호와, 1개의 관련 제어신호(B₁,B₂,...B_n)를 각자의 타이밍신호로서 받아들이며, 제어신호(B₁,B₂,...B_n)가 도달할때마다 이에 반응하여 정류회로(43)의 출력단자에서 얻어진 진리값 "1" 혹은 "0"의 데이타를 래칭(latching)하는 역할을 한다.

식별기회로(9)는 선택기회로(8)내의 래치회로(8₁,8₂,...8_n)와 각각 관련된 n단계의 2입력 AND게이트(9₁,9₂,...9_n)로 구성된다. AND게이트(9₁,9₂,...9_n)는 각자의 래치회로(8₁,8₂,...8_n)에 연결되어 있으며, 이들 AND게이트는, 한쪽의 입력단자로는 관련된 래치회로의 출력을, 다른쪽의 입력단자로는 제2처리회로(5)는 출력을 공통적으로 수신한다.

n종류의 신호(A₁,A₂,...A_n)에 각각 대응하는 n종류의 제어신호(C₁,C₂,...C_n)중에서, 제2제어회로(7)로부터 제2주파수 변환회로(3)에 공급되는 제어신호는 진리값 "1"을 래칭하는 회로에 관계된다. 따라서, 단지 하나의 회로만이 진리값 "1"을 래칭할 경우, 이 회로로부터는 대응하는 1개의 제어신호가 출력된다. 그러너, 다수의 회로들이 진리값 "1"을 래칭할 경우에는, 대응하는 다수의 제어신호들이 연속적으로 그리고 반복적으로 출력된다. 즉, 제2주파수 변환회로(3)내의 승수 혹은 제수는 제2제어회로(7)로 부터 공급된 제어신호(C₁,C₂,...C_n)에 따라서 n종류의 신호(A₁,A₂,...A_n)에 각각 대응하는 숫자(M₁,M₂,...M_n)로 변화된다.

주파수 변환회로(3)내의 승수 혹은 제수(M₁,M₂,...M_n)는, 각각의 신호들이 주파수 변환된 후에, 이와 같이 승산 혹은 제산된 각각의 주파수(M₁·F₁, M₂·F₂,...M_n·F_n)가 대역필터(51)의 중심주파수와 일치되도록 하여주는 방식으로 선택적으로 확립된다.

제1제어회로(6)로부터 제어신호들이 제2(a)도, 제2(b)도, 제2(c)도에서와 같이 반복해 연속적으로 발생하도록 되어 있는 본 발명의 신호처리장치에 있어서, 제1주파수 변환회로(2)내의 승수 혹은 제수(N₁,N₂,...N_n)는 제2(d)도에서와 같이 연속적으로 그리고 반복적으로 변화된다. 따라서, 단자(1)의 입력이 주파수가 F₁인 신호(A1)뿐일 경우, 제1주파수 변환회로(2)의 출력신호는 제어신호(B₁)가 발생될 때마다 주파수가 N₁·F₁으로 되도록 변환된 다음에 대역필터(41)로 입력되어 이 대역필터를 통과하며, 이에 의하여 제1처리회로(4)의 출력신호는 제어신호(B₁)가 존재하는 동안에만 진리값 "1"을 갖게 되고 그 나머지 기간 동안에는 진리값 "0"을 갖게된다[제2(e)도 참조]. 제1처리회로(4)의 출려은 제어신호(B₁)가 공급됨에 반응하여 진리값 "1"로 되기 때문에, 래치 회로(8₁)는 제2(f)도에 도시된 바와 같이 진리값 "1"을 래칭하는 반면, 나머지 래치회로(8₂,...8_n)들은 각각 대응하는 각각의 제어신호(B₂,...B_n)에 응답하여 제1처리회로(4)의 출력에서 얻어진 진리값 "0"을 래칭한다. 따라서, 제2제어회로(7)는 제2주파수 변환회로(3)에 승수 혹은 제수(M1)를 세트(set)시킬 제어신호(C1)를 발생하고, 이에 의해 변환된 주파수(M1·F1)의 신호는 제2처리회로(5)에 공급되어 대역필터(51)로 입력되며, 이에 따라 진리값 "1"을 갖는 신호가 제2처리회로(5)로부터 출력된다. 따라서, 식별기회로(9)내에서는 단지 AND게이트(9₁) 출력만이 진리값 "1"을 갖게 되는데, 이것은 선택기회로(8)에서의 선택결과가 정확하며 또는 제1주파수 변환회로(2)에 입력된 신호의 주파수가 F1임을 나타내는 것이다.

단자(1)의 입력이 주파수(F₁)의 신호(A₁)로부터 예컨대 주파수(F₂)의 신호(A₂)로 변화하였을때, 제1주파수 변환회로(2)는 제어신호(B₂)가 입력될때마다 이에 응답하여 변환된 주파수(N₂·F₂)의 신호를 발생시켜 제1처리회로(4)내의 대역필터(41)를 지나가게 하며, 제2처리회로(4)는 진리값 "1"의 신호를 발생시킨다. 따라서, 선택기회로(8)내에서는 단지 래치회로(8₂)만이 진리값 "1"을 래칭하며 나머지 래치 회로들은 각각 진리값 "0"을 래칭한다. 따라서, 제2제어회로(7)는 제2처리회로(5)가 진리값 "1"의 출력신호를 발생시킬 수 있도록 제2주파수 변환회로(3)에 승수 혹은 제수(M₂)를 세트시킬 제어신호(C₂)를 발생한다. 결국, 식별기회로(9)내에서는 단지 AND게이트(9₂)의 출력만이 진리값 "1"을 갖게 되는데, 이것은 선택기 회로(8)에서의 선택결과가 정확하며 또한 제1파수 변환회로(2)에 입력된 신호의 주파수가 F₂임을 나타내는 것이다.

단자(1)에 대한 입력신호가, 주파수가 각각 F₁과 F₂인 신호(A₁)(A₂)들의 복합신호인 경우, 제1처리회로(4)로부터의 출력은 제어신호(B₁)(B₂)가 입력될 때마다 이에 반응하여 상술한 바와 같은 방식으로 진리값 "1"을 갖게되며, 그 결과 선택기회로(8)내에선 래치회로(8₁)(8₂)들만 진리값 "1"을 래칭하고 나머지 래치회로들은 각각 진리값 "0"을 래칭하게 된다. 따라서, 제2제어회로(7)는 제2처리회로(5)가 진리값 "1"의 출력신호를 발생할 수 있도록 제2주파수 변환회로(3)에 승수 혹은 제수(M₁)(M₂)를 교대로 세트시킬 제어신호(B₁)(B₂)를 교대로 발생한다. 결국, 식별기회로(9)내의 AND게이트(9₁)(9₂)가 진리값 "1"의 신호를 제공하게 되는데, 이것은 선택기회로(8)에서의 선택결과가 정확하며 또한 제1주파수 변환회로(2)에 입력된 신호들의 주파수가 각각 F₁과 F₂임을 나타내는 것이다.

이하, 제3도를 참조하면서, 기억수단으로서 등속호출 기억장치(이하, RAM이라고 함)를 이용한 제1주파수 변환회로(2)의 예시적인 구조에 관해 설명하기로 한다. 또한, 제2주파수 변환회로(3)도 역시 제1주파수 변환회로(2)와 동일한 구조를 가질 수 있음을 이해하기 바란다.

주파수 변환회로(2)는 상술한 RAM(20) 이외에도, 수신회로(이 경우에는, 단자)의 출력신호를 n비트의 디지탈 데이타로 변환시키기 위한 애널로그/디지탈(A/D)변화기(21)와, 상기 RAM(20)의 데이타 입출력에 위치한 스위칭회로(22), RAM(20)의 번지 신호 입력축에 위치하고 있는 또 다른 스위칭회로(23), RAM(20)에서 출력되어 스위칭회로(22)를 거쳐서 전달된 디지탈 데이타를 래칭하기 위한 래치회로(24), 이와 같이 래칭된 디지탈 데이타를 애널로그 데이타로 변환시키기 위한 디지탈/애널로그(D/A)변환기(25), 기록/독취 제어신호(W/R) 및 클럭신호(CP)와 2종류의 번지신호(ADW)(ADR)를 발생시키기 위한 기억장치 제어회로(26), 기록/독취 제어신호(W/R)를 반전시키기 위한 인버어터(27), 및 그 인버어터(27)의 출력과 상기 클럭신호(CP)와의 논리곱인 AND신호를 래치회로(24)로 출력시키기 위한 AND게이트(28)로 구성된다.

기록/독취 제어신호(W/R)는 기록 모우드와 독취로 모우드를 각각 나타내는 진리값 "1"과 "0"을 갖는 2진 신호이다. 이 신호는 기록 모우드를 나타내는 고정 주파수의 예정된 기간 동안에는 진리값 "1"을 갖고 독취모우드를 나타내는 나머지 기간동안에는 진리값 "0"을 갖도록 형성되어 있다.

클럭신호(CP)의 주파수는, RAM(20)으로부터 독취된 주파수에 대응하는 승수 혹은 제수(N₁,N₂,...N_n)에 따라서 연속적으로 그리고 반복적으로 주파수 F₁,F₂,...F_n로 변화한다.

RAM(20)은 기록/독취 제어신호(W/R)가 진리값 "0"을 갖는 기간동안 L단어×n비트의 기억 용량을 가지며, 독취 번지신호(ADR)에 의해 확정되는 기억장치 영역에 기억된 데이타는 이 번지신호(ADR)의 단계적인 진행과 동기적으로 스위치회로(22)에 순차적으로 공급된다. 기록/독취 제어신호(W/R)가 진리값 "1"을 갖게 되면, 스위칭회로(22)의 출력은 기록번지 신호(ADW)에 의해 확정되는 기억장치 영역에 기록된다.

진리값이 "1"인 각각의 기록/독취 제어신호(W/R)가 입력됨에 응답하여, A/D변환기(21)는 수신회로(1)의 출력신호를 디지탈 데이타로 변환시킨 다음 스위칭회로(22)에 병렬로 출력시킨다. 이 스위칭회로(22)에는 A/D변환기(21)로 부터 병렬로 출력된 디지탈 데이타의 비트 수효와 동일한 수효의 스위치들이 설치되어 있으며, 각각의 스위치들에 있어서의 공통단자(22₁)는 RAM(20)의 데이타 입출력 단자에 연결되어 있다. 각각의 스위치의 일 단자(22₂)는 A/D변환기(21)의 출력단자에 연결되어 있으며, 이 스위치의 다른쪽단자(22₃)는 래치회로(24)의 입력단자에 연결되어 있다. 평상시에는 단자(22₁)와 단자(22₃)가 폐쇄되어 RAM(20)를 래치회로(24)와 연결시키지만, 진리값이 "1"인 기록/독취 제어신호(W/R)가 입력될때면 단자(22₁)와 단자(22₂)가 폐쇄됨으로써 RAM(20)을 A/D변환기(21)와 연결시킨다.

스위칭회로(23)에는 번지신호(ADW)(ADR)들의 비트 수효와 동일한 수효의 스위치들이 설치되어 있으며, 각 스위치의 단자(23₁)는 RAM(20)의 번지신호 입력단자에 연결되어 있고, 이 스위치의 다른 단자(23₂)(23₃)들은 번지신호(ADW)(ADR)에 대한 출력 단자에 각각 연결되어 있다. 평상시에는 단자(23₁)와 단자(23₃)가 폐쇄되어 번지신호(ADR)를 RAM(20)에 공급하지만, 진리값이 "1"인 기록/독취 제어신호(W/R)가 입력될때면 단자(23₁)와 단자(23₂)가 폐쇄됨으로써 번지신호(ADW)를 RAM(20)에 공급하게 된다.

기억장치 제어회로(26)는, 기록/독취 제어신호(W/R)를 고정된 주파수로 출력시키는 상술한 바와 같은 기능 이외에도, 기록/독취 제어신호(W/R)와 동기적으로 전송되는 기록 번지신호(ADW)를 출력시키는 기능, 제1도에 도시된 제어회로(6)(7)로 부터 공급된 제어신호(B₁,B₂,...B_n) 혹은 제어신호(C₁,C₂,...C_n)에 대응하는 주파수(F₁,F₂,...F_n)의 클럭신호(CP)들을 출력시키는 기능, 그리고 이와 같은 클럭신호들과 동기적으로 전송되는 독취 번지신호(ADR)를 출력시키는 기능 등과 같은 기능을 가지고 있다.

클럭신호(CP)의 주파수는 1주기의 기록/독취 제어신호(W/D)동안 적어도 한번 F₁내지 F_n으로 변화된다.

기억장치 제어회로(26)는, 예컨대, 고정주파수 펄스 발생기와 그 펄스 발생기로 부터 얻어진 펄스신호의 주파수를 제산(demulitiplying)하는 기록주파수 분할기, 이 주파수 분할기의 출력신호들을 계수하는 기록번지 계수기, 펄스신호의 주파수를 예정된 제수(N₁,N₂,...N_n)로 각각 제산하는 n단계의 주파수 분할기, 제어신호(B₁,B₂,...B_n)를 사용하여 n단계의 독취주파수 분할기의 출력신호들을 게이팅하는 n단계의 2입력 AND게이트, 그와 같은 AND게이트 출력의 논리합인 OR신호를 제공하는 OR게이트, 및 그 OR게이트 출력신호들을 계수하는 독취번지 계수기로 구성된다. 이와 같은 기억장치 제어회로(26)에 있어서, 기록주파수 분할기의 출력신호는 기록/독취 제어신호(W/R)로서 사용되며, 기록번지 계수기 및 독취번지 계수기의 출력신호는 각각 기록번지신호(ADW) 및 독취번지신호(ADR)로서 사용된다.

평상시 한쪽 스위칭회로(22)에서는 단자(22₁)(22₃)들이 폐쇄되어 있고 다른쪽 스위칭회로(23)에서는 단자(23₁)(23₃)들이 페쇄되어 있는 제3도의 주파수 변환회로에 있어서, 기록/독취 제어신호(W/R)가 진리값 "0"을 가질 때에는, 번지신호(ADR)에 의해 확정되는 기억장치 영역에 기억된 데이타가 이 번지신호(ADR)의 단계적 진행과 동기적으로 RAM(20)으로부터 연속으로 독취되며, 이 디지탈 데이타는 각각의 클럭신호(CP)가 AND게이트(28)로부터 입력되는 것에 응답하여서 래치회로(24)에 의해 래칭된다. 상기 기록/독취 제어신호(W/R)의 진리값이 "1"로 바뀌면, 스위칭회로(23)내의 단자(23₁)(23₂)들이 폐쇄됨으로서, A/D변환기(21)의 출력이 RAM(20)의 번지신호(ADW)에 의해 확정된 기억장치 영역에 기록된다. 래치회로(24)는 기록 모우드 동안에 선행(先行)데이타를 보존하는 동작을 반복한다.

상술한 바와 같이, 본 발명에 의하면, 승수 혹은 제수가 제어회로에 의해 연속적으로 그리고 반복적으로 변환할 수 있도록 되어있는 주파수 변환회로에 의하여 각각의 입력신호의 주파수가 승산 혹은 제산되며, 이와 같은 주파수 변환된 신호는 일처리회로에 공급되고, 그후 이 처리회로의 출력은 상술한 상기 주파수 변환회로에서의 승수 혹은 제수의 변화와 동기화된 제어신호를 사용해 선택되고 식별되며, 그에 의해 입력된 신호의 주파수를 나타내는 신호가 발생된다. 이와 같은 장치에 의하면, 대역필터와 레벨검출기 및 정류기로 이루어지는 처리회로를 공통적으로 사용할 수 있다.

Claims

(a) 입력 신호의 주파수를 승산 혹은 제산하는 주파수 변환 회로(2); (b) 상기 주파수 변환회로(2)에 접속되 상기 제1변환회로(1)의 승수 또는 제수를 연속적으로 그리고 반복적으로 변환시키기 위한 제어 신호를 발생하는 제어회로(6); (c) 상기 주파수 변환회로(2)에 접속되고, 기설정된 주파수의 신호만을 통과하게 허용하는 대역 필터(41)와 그 대역 필터(41)를 통과한 상기 주파수 변환회로(2)의 출력 신호를 정류하고 평활시키는 정류회로(43)를 갖는 처리 회로(4); 및 (d) 상기 처리회로(4)과 상기 제어회로(6)에 접속되 그 처리회로(4)의 출력 신호와 상기 제어 신호 모두에 응답하여서 상기 주파수 변환회로(2)에 입력되는 신호의 주파수를 나타내는 신호를 발생하는 선택기 회로(8)로 구성되는 신호 처리 장치.
제1항에 있어서, 상기 주파수 변환회로(2)의 상기 각각의 승수 또는 제수들은 처리될 신호들의 주파수에 각각 대응하며, 또한 입력신호의 대응 주파수를 상기 대역 필터(41)를 통과할 수 있는 주파수로 변환시키도록 각각 선택된 적당한 수치값을 갖는 신호 처리 장치.
제1항에 있어서, 상기 선택기 회로(8)는 처리될 신호들의 주파수에 각각 대응하고 상기 제어 신호를 사용해 상기 처리회로(4)의 출력 신호를 래치시키는 기능을 각각 하는 다수의 래치 회로를 이루어지는 신호 처리 장치.
제1항에 있어서, 상기 선택기 회로(8)에 접속된 상기 선택기 회로(8)에 출력 신호에 따르는 제2제어신호를 발생하는 제2제어회로(7); 상기 주파수 변환회로(2)와 병렬로 자신에게 공급되는 입력 신호의 주파수를 승산 또는 제산하며, 상기 제2제어 회로(7)에 접속되고 상기 제2제어신호에 의해 선택적으로 바뀔 수 있는 승수 또는 제수를 갖는 제2주파수 변환회로(3); 그 제2주파수 변환회로(3)에 접속되며 기설정된 주파수의 신호만을 통과하도록 허용하는 제2대역필터(51)와 그 대역필터(51)를 통과한 상기 제2주파수 변환회로(3)의 출력 신호를 정류하고 평활시키는 제2정류 회로(53)를 갖는 제2처리회로(5); 및 상기 선택기 회로(8)와 상기 제2처리회로(5)에 접속된 상기 제2처리회로(5)와 상기 선택기 회로(8)의 출력 신호들을 사용해 상기 선택기 회로(8)의 출력 신호를 평가하는 식별기 회로(9)가 제공되는 신호 처리 장치.
제4항에 있어서, 상기 제2주파수 변환회로(3)의 각 승수 또는 제수들은 처리될 신호들의 주파수에 각각 대응하고, 입력 신호의 대응 주파수를 상기 제2처리회로(5)의 상기 대역 필터(51)를 통고할 수 있는 주파수로 변환시키도록 각각 선택된 적당한 수치값을 갖는 신호 처리 장치.
제1항에 있어서, 상기 주파수 변환회로(2)는 입력신호를 디지탈 형태로 변환시킨 후에 등속 호출 기억장치(RAM)에 기록하고, 그후 쓰여진 신호를 상기 제어 신호와 일치하는 속도로 독취하며, 그 독취된 신호를 아날로그 형태로 변환시키는 기능을 갖는 신호 처리 장치.