Наиболее близким к предлагаемому вл етс цифровой умножитель частоты , содержащий два делител частоты, генератор опорной частоты, два счетчика, регистр, дешифратор нул . два элемента И., причем выход генера тора опорной частоты соединен с информационным входом первого делител частоты, выход которого соединен с счетным входом первого счетчика, выходы разр дов которого соединены входами разр дов регистра, выходы разр дов которого соединены с управ л ющими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выхо|ДЫ разр дов которого соединены с входами дешифратора нул , пр мой и инверсный выходы которого соединены с первыми выходами первого и вто рого элементов И соответственно, вход цифрового умножител частоты соединен с входом записи регистра, установочными входами первого и вто рого счетчиков и входом выдачи разр дных , значений первого делител частоты, при этом второй делитель частоты содержит счетчик, схему сра нени и буферный формирователь импульсов , первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умнЬжител частоты, а второй выход соединен с вторыми входами первого и второго элементов И, выхо генератора опорной частоты соединен с счетным входом счетчика второго делител частоты, который вл етс информационным входом второг делител частоты, выходы разр дов счетчика второго делител частоты с динены с входами первой группы схем сравнени , входы второй группы кото рой соединены с управл ющими входами второго делител частоты, выжбд схемы сравнени подключен к входу буферного формировател импульсов, выходы первого и второго,элементов соединены с входами установки счетч ка второго делител частоты в состо ние О и -1 соответственно 31. Недостатком этого цифрового умно жител частоты вл етс его сложнос св занна со сложностью использовани в нем довольно специфичного второго делител частоты. Цель изобретени - упрощение цифрового умножител частоты. Пос авленна цель достигаетс тем, что цифровой умножитель частот содержащий два делител частоты, .ге нератор опорной частоты, два счетчи ка, регистр, дешифратор нул , два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делител частоты , выход которого соединен с счетным входом, первого счетчика, выходы разр дов которого соединены с входами разр дов регистра, выходы разр дов которого соединены с управл ющими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выходы разр дов которого соединены с входами дешифратора нул , выход которого -соединен с первым входом первого элемента И, вход цифрового умножител частоты соединен с входом записи регистра , установочными входами первого и второго счетчиков и входом выдачи разр дных значений первого делител частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умножител частоты, дополнительно содержит .О-триггер, элемент ИЛИ, а второй делитель частоты содержит дешифратор нул и группу элементов И, первые входы которых соединены с управл кщими входами второго делител частоты, вторые .входы - с вторым выходом буферного формировател импульсов второго делител частоты, выходы разр дов которого соединены с входами дешифратора нул второго делител частоты, выход которого соединен с входом буферного формировател импульсов второго делител частоты, информационный вход которого соединен со счетчиком второго делител частоты , выход дешифратора нул соединен с информационным входом D-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом О-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами Элемента ИЛИ, выход которого соединен с информационным входом второго делител частоты, выход которого соединен с нулевым установочным входом D-rpni- гера. На фиг.1 показана структурна схема цифрового умножител частоты на фиг.2 - диаграмма его работы. Цифровой умножитель частоты содержит делитель 1 частоты, выполненный на основе цифрового счетчика импульсов с переполнением, счет чик 2, регистр 3, D-триггер Ц, счетчик 5, дешифратор 6 нул , элемент И 7, элемент ИЛИ 8, элемент И 9, генератор 10 опорной Частоты и делитель 11 частоты, содержащий счетчик 12, дешифратор 13 нул , бу ферный формирователь 1 импульсов и группу элементов И 15. Вход 1б цифрового умножител ма тоты соединен с входом записи регистра 3, установочными входами счетчиков 2 и 5 и .входом выдачи разр дных значений делител 1 чассчетному входу счетчика 2, выходы разр дных значений которого подключены к входам разр дов регистра 3, выходы разр дов которого подклю чены ко входам элементов И 15, вл ющихс управл ющими входами делител 11 частоты. Другие входы эл ментов И 15 соединень с выходом ф мировател 1, другой выход которо вл етс выходом делител частоты соединен с выходом 17 цифрового ум жител частоты и с нулевым установ ным входом D-триггера Ц, тактовый вход которого подключен к выходу генератора 10 и входам элементов И 7 и 9. Другой вход элемента И 7 соединен с выходом дешифратора 6 и информационным входом D триггера k, выход которого подключен к другому входу элемента И 9 и счетном входу счетчика 5 входы разр дов которого соединены с выходами разр дов делител 1 частоты, счетный вход которого соединен с выходом генератора 10. Выходы элементов И 7 и 9 подключены к входам элемента ИЛИ 8, выход которого соединен со входом счетчика, выходы разр дов которого подключены к входам дешиф ратора 13, выход которого подключе КО входу формировател k, Цифровой умножитель частоты работает следующим образом. .На ВХОД умножител поступают сиг- 55 налы в виде узких импульсов (фиг.2,а). При этом обнул етс счетчик 2, а также происходит перенос кода, сфор36 мировавшегос в счетчике 2 ранее, в регистр 3, а кода, образующегос в делителе 1, в счетчик 5. В счетчике 2 формируетс код, пропорциональный периоду входного сигнала, при этом опорным сигналом дл счетчика 2 служат импульсы, проход щие с генератора 10 через делитель 1 (фиг.2). Счетчик 12 работает на вычитание по сигналу, поступаюи1ему «а его счетный вход с выхода элемента ИЛИ 8. При образовании в сметчике 12 нулевой кодовой комбинации дешифратор 13 вырабатывает сигнал, который через формирователь I поступает на входы элементов И разреша запись кода из регистра 3 в счетчик 12. При наличии в счетчике 5 ненулевого кода, пропорционального ошибке измерени периода входного сигнала счетчиком 2, с выхода дешифратора 6 на вход элемента И 7 и информационный вход О-триггера ( поступает сигнал запрета (фиг.2,в), прохождени импульсов генератора 10 на счетный вход счетчика 12. Первый импульс, поступающий с Q 3 синхронизации D-триггера , устанавливает его в такое состо ние,что его выходной сигнал (фиг.2,г), поступающий на вход д разрешает прохождение импульсов генератора 10 (фиг.2,д) через элементы И 9 (фиг.2,е), ИЛИ 8 (фиго2,ж) на счетный вход счепчика 12. При этом происходит считывание установленного в нем ранее кода до нулевой кодовой комбинации. Это состо ние фиксируетс дешифратором ,13. В счетчике 12 по разрешаюи ему сигналу дешифратора 13 вновь уста навливаетс код, хран щийс в регистре 3. Сигнал с выхода дешифратора 13 поступает также через формирователь 1А на установочный вход D-триггера Ц, который устанавливаетс в противоположное состо ние и вырабатывает сигнал низкого уровн ( фиг.2,г),поступающий на элемент ИЛИ 9 и запрещаю1чий прохождение одного импульса генератора 10. Этот перепад напр жени фиксируетс также счетчиком 5, работа которого организована на вычитание, соответственно код последнего уменьшаетс на единицу (фиг.2,з). Таким образом, код в счетчике 5 уменьшаетс на единицу при формировании каждого выходного импульса (фиг.2,и) умножител до тех пор, пока в нем не образуетс нулева кодова комбинаци , а период выходного сигнала умножител увеличивает с на дискрет сигнала генератора 10 за счет запрета прохождени одного импульса (фиг.2,к) сигнала последне го за цикл работы счетчика 12. При образовании в счетчике 5 нулевой кодовой комбинации дешифратор 6 вырабатывает сигнал (фиг.2,в) разрешени прохождени импульсов генератора 10 через элементы И 7 (фиг.2,л) и ИЛИ 8 (фиг.2,ж) на счет ный вход счетчика 12. При этом Бтриггер k остаетс в состо нии (фигс2,г) соответствующем запрету прохождени импульсов генератора 10 через элемент И 9 (фиг.2, е). По поступлении очередного импульса входного сигнала, частота которого подлежит умножению, процесс повтор етс . Коэффициент умножени предлагаемого умножител частоты определ етс коэффициентом делени делител 1 частоты. Из диаграммы (фиг.2) еледует , что число корректируемых периодов выходного сигнала за период входного сигнала определ етс измен ющейс величиной погрешности его измерени . Благодар этому вели чиИа суммарного фазового набега в выходном сигнале, обусловленна дан ной погрешностью, уменьшаетс в N+1 раз, где N - коэффициент умножени . По сравнению с известным упрощае с выполнение делител 11 частоты, так как вместо достаточно сложной многоразр дной схемы сравнени исгюльзуетс группа элементов И. Формула изобретени Цифровой умнок итель частоты, содержащий два делител частоты, генератор опорной частоты, два счет чика, регистр, дешифратор йул , два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делител частоты, выходкоторого соединен с счетным входом первого счетчика, выходы разр довкоторого соединены с входами разр дов регистра, выходы разр дов которого соединены с уНравл к дими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выходы разр дов которого соединены с входами дешифратора нул , выход которого соединен с первым входом первого элемента И, вход цифрового умножител частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разр дных значений первого делител частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умножител частоты, о т л и ч а ю. щ и йс тем, что, с целью упрощени , цифровой умножитель частоту) содержит D-триггер, элеменгы ИЛИ, а второй делитель частоты содержит дешифра-тор нул и группу элементов И, первые входы которых соединены с управл ющими входами второго делител частоты , вторые входы - с вторым выходом буферного формировател импульсов второго делител частоты, выходы разр дов которого соединены с входами дешифратора йул второго делител частоты , выход которого соединен с входом буферного формировател (мпульсов второго делител частоты, информационный вход которого соединен со счетчиком второго делител частоты, выход дешифратора нул соединен с информационным входом D-триггера , выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом D-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с информационным входом второго делител частоты, выход которого соединен с нулевым устайовочным входом О-триггера. Источники информации, прин тые во внимание при экспертизе 1 Патент США ГГ 379856А, кл.ЗЗЬ 1Л, опублик.197.