JPS5934939Y2

JPS5934939Y2 - メモリのアドレス指定回路

Info

Publication number: JPS5934939Y2
Application number: JP7944280U
Authority: JP
Inventors: 秀治柳瀬
Original assignee: 三洋電機株式会社
Priority date: 1980-06-06
Filing date: 1980-06-06
Publication date: 1984-09-27
Also published as: JPS573283U

Description

【考案の詳細な説明】本考案は例えば線順次のＲ，Ｂ三原色信号を同時信号に
変換する場合等に於いて使用されるメモリのアドレス指
定回路に関する。

序述の如きＲ，Ｂ線順次信号を該信号と同一ライン数の
同時信号に変換するには、２ライン分の線順次信号から
１ライン分の同時信号を得るのであるから、線Ｊｌ［次
信号のＲ，Ｂ各１ライン分の信号を１ブロツクとして格
納したメモリから同一ブロックの信号を２回ずつ繰り返
し読出して行く必要がある。

既ち、第１図のようにブロック（Ｎｏ。１）、（Ｎｏ、
２）、（Ｎｏ、３）・・・・・・に格納されたＲ、Ｂ各
信号を第２図のイ２２ロ、ハ・・・・・のように順次２
ブロツクずつ読出して行くのである。

そこで、本考案はメモリをこのように繰り返して読出し
て行く場合に使用されるアドレス指定回路を提案するも
のであり、以下、第３図に示す一実施例につき説明する
。

第３図にお゛いて、１はクロックパルスが導入されるゲ
ート回路であり、この回路はその後段のリングカウンタ
２のキャリー出力でトリガされる単安定回路３の出力に
応じて開閉されるようになっている。

既ち、上記リングカウンタ２はＲ，Ｂ各１ライン分の信
号のビット数をｍ（ｍ：正の整数）とすると、このビッ
ト数の２倍既ち２ｍビットのものであり、そのキャリー
出力が生じる毎に上記単安定回路３の準安定期間に相当
する一定時間だけ前記ゲート回路１を一旦閉じる。

このため、このゲート回路１からはクロックパルスが２
ｍ個ずつ導出され、このパルスが第１カウンタ４及び土
分周回路５に導入される。

そして、この分周回路５の出力パルスが第２カウンタ６
に導入される。

したがって、第１カウンタ４で前記クロックパルスが２
ｍ個カウントされた時点では、第２カウンタ６の出力は
ｍとなっている。

一方、この状態で前記リングカウンタ２のキャリー出力
が発生すると、ゲート回路１が閉じられると同時に、そ
のキャリー出力に応答してロードパルス発生回路７にパ
ルスが発生し、このパルスが第１カウンタ４にロード制
御信号として印加される。

このため、第１カウンタ４には先の第２カウンタ６の出
力ｍがロードされ、その結果、この第１カウンタ４は次
に前記ゲート回路１が開いてクロックパルスが再び導入
されると、ｍの状態からカウントアツプして行くことに
なる。

そして、この第１カウンタ４に再び２ｍ個のクロックが
導入された時点では、第２カウンタ６の出力は８（２ｍ
Ｘ２）＝２ｍとなっており、この出力が前述と
同様に第１カウンタ４にロードされ、以下、同様の動作
を繰り返して行く。

このため、第１カウンタ４の出力によって指定されるメ
モリ８は最初の２ｍ個のクロックが導入された時点では
、アドレスの１番地から２ｍ番地まで既も第１図に示す
ブロック（Ｎｏ、Ｉ）、（Ｎｏ。

２）が、また、次の２ｍのクロックが導入された時点で
は、アドレスのｍ＋１番地から３ｍ番地まで既もブロッ
ク（Ｎｏ、２）、（Ｎｏ、３）がそれぞれ指定され、
従って、第２図イ９口、ハ・・・・・・のように２ブロ
ツクずつアドレス指定されて読出されて行く訳である。

なお、第３図の回路のメモリ８からは、各１ライン分の
Ｒ，Ｂ各信号がシリアルに読出されるので、このよ・で
は依然として線順次信号であるがこのＲ，Ｂ各信号を別
のメモリに一旦収納したのち、それらを同時に読出すよ
うにすればＲ，Ｂ同時信号に変換できる訳である。

しかし、斯る点は本考案の要旨に直接関係しないので、
これ以上の説明は省略する。

また、以」二はＲ，Ｂ線Ｊｌｌｉｉ次信号をメモリに格
納した場合を例に採って説明したが、本考案はこの他に
も例えばＲ，Ｇ、Ｂ三原色の線順次信号をメモリに格納
し、同一ラインの信号を３回続けて読出して行くように
も通用できる。

既も、−場合に般にメモリに格納された複数ブロックの
信号のうち１回に１ブロツクの割合でシフトし、且つ、
１回にｎブ弓ツク（ｎ：正の整数）ずつ読出す場合は、
第３図のリングカウンタ２にｎＸｍビットのものを使用
し、上分周回路５に代えて１分周回路ｎを使用すればよい。

本考案は以上の如く構成されたものであるから、上述の
如き動作を行うアドレス指定回路を非常に簡単な構成に
より安価に実現できると云う利点がある。

【図面の簡単な説明】

図面は何れも本考案に係り、第１図はメモリの格納状態
を、第２図はメモリの読出し動作を、それぞれ簡略的に
示し、第３図は本考案の一実施例を示す。１・・・・・・ゲート回路、２・・・・・・リングカウ
ンタ、３・・・・・・単安定回路、４・・・・・・第１
カウンタ、５・・・・・・７分周回路、６・・・・・・
第２カウンタ、７・・・・・・ロードパルス発生回路、
８・・・・・・メモリ。

Claims

【実用新案登録請求の範囲】

メモリのｍ個（ｍ：正の整数）のアドレスを１ブロツク
として１回に１ブロツクの割合でシフトし隣接するｎブ
ロック（ｎ：正の整数）ずつアドレス指定して行くため
の回路であってｎＸｍ個ずずつ導出されるクロックを計
数する第１カウンタと、前記クロックを１分周する分周
回路と、該分周回路の出力を計数する第２カウンタと、
前記第１カウンタがｎＸｍ個カウントする毎に該第１カ
ウンタに前記第２カウンタの出力をロードする回路を備
え、前記第１カウンタの出力をアドレス指定人力とした
メモリのアドレス指定回路。