JPS5927624A - 論理変更可能な集積回路 - Google Patents
論理変更可能な集積回路Info
- Publication number
- JPS5927624A JPS5927624A JP57135703A JP13570382A JPS5927624A JP S5927624 A JPS5927624 A JP S5927624A JP 57135703 A JP57135703 A JP 57135703A JP 13570382 A JP13570382 A JP 13570382A JP S5927624 A JPS5927624 A JP S5927624A
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- JP
- Japan
- Prior art keywords
- logic
- logical
- circuit
- signal
- changing
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、論理変更可能に構成した大規模集積回路（Ｌ
ＳＩ）の回路構成に関する。
ＳＩ）の回路構成に関する。
従来技術
従来、１種類のＬＳＩに汎用性を持たせて、入力端子に
異なる信号を与えることによって内部論理を変更させ異
なる機能を持たせるようにしだも°めがある。しかし、
このような従来のＬＳＩは、多機能なＬＳＩを実現しよ
うとする場合、入力端子の数が増加するという欠点があ
る。
異なる信号を与えることによって内部論理を変更させ異
なる機能を持たせるようにしだも°めがある。しかし、
このような従来のＬＳＩは、多機能なＬＳＩを実現しよ
うとする場合、入力端子の数が増加するという欠点があ
る。
一方、近年発達のめざましい半導体集積回路、特にモノ
リシック型大規模集積回路では、チップ当りの収容可能
なゲート数はいちぢるしく増加しているが、チップ当り
の入出力端子数は極力少なくすることが要請される。入
出力端子数が多いとＬＳＩのケース価格が高価となり、
かつ実装面積が犬になるからである。従って、ゲート数
の増加に対して入出力端子数ができるだけ増加しないよ
うに考慮する必要がある。前述の従来の論理変更可能な
ＬＳＩは上述の要請に反するから甚だ不都合である。
リシック型大規模集積回路では、チップ当りの収容可能
なゲート数はいちぢるしく増加しているが、チップ当り
の入出力端子数は極力少なくすることが要請される。入
出力端子数が多いとＬＳＩのケース価格が高価となり、
かつ実装面積が犬になるからである。従って、ゲート数
の増加に対して入出力端子数ができるだけ増加しないよ
うに考慮する必要がある。前述の従来の論理変更可能な
ＬＳＩは上述の要請に反するから甚だ不都合である。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、入出力端
子数を極力増加させないで多機能に変更使用することが
できる論理変更可能な集積回路を提供することにある。
子数を極力増加させないで多機能に変更使用することが
できる論理変更可能な集積回路を提供することにある。
発明の構成
本発明の集積回路は、論理回路の論理を変更させるため
のデータを格納可能な論理変更用レジスタと、外部記憶
素子の内容をワード単位で読出し複数ワードの読出しデ
ータを順次前記論理変更用レジスタに格納させる制御手
段と、前記論理変更用レジスタの保持内容に対応して論
理が変更される論理回路とを同一基板上に備えたことを
特徴とする。
のデータを格納可能な論理変更用レジスタと、外部記憶
素子の内容をワード単位で読出し複数ワードの読出しデ
ータを順次前記論理変更用レジスタに格納させる制御手
段と、前記論理変更用レジスタの保持内容に対応して論
理が変更される論理回路とを同一基板上に備えたことを
特徴とする。
なお、前記制御手段に制御されるカウンタおよび並直列
変換回路を同一基板上に一体に形成し、外部記憶素子か
ら複数ワードのデータを順次読出“ して前記論理変更
用レジスタに格納させるように構成することもできる。
変換回路を同一基板上に一体に形成し、外部記憶素子か
ら複数ワードのデータを順次読出“ して前記論理変更
用レジスタに格納させるように構成することもできる。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、本実施例の集積回路１は、外部記憶素子であ
る読出し専用メモリ７の１ワードの出力データを入力し
て直列変換出力する並直列変換回路４と、前記読出し専
用メモリ７の読出しアドレスを出力するカウンタ３と、
該カウンタ３゜並直列変換回路４の動作を制御し、並直
列変換回路４の出力する直列データを論理変更用レジス
タ５に順次書き込ませる制御回路２と、上記論理変更用
レジスタ５と、該論理変更用レジスタ５の内容によって
論理変更可能な論理回路６とを含んでいる０ 制御回路２は、入力クロック信号１０とエネイブル信号
１１を入力してカウンタ３．並直列変換回路４．論理変
更用レジスタ５の動作を制御する第１〜第３のクロック
信号等を出力する。すなわち、第２図（ａ）に示すよう
な周期Ｔの入力クロック信号１０および同図（ｂ）に示
すようなエネイブル信号１１により、同図（Ｃ）に示す
ようなりリア信号１２および第１クロツク信号１３を出
力してカウンタ３に供給する。第１クロツク信号１３は
入力クロック信号１０の例えば６パルスごとに出力され
る。
る読出し専用メモリ７の１ワードの出力データを入力し
て直列変換出力する並直列変換回路４と、前記読出し専
用メモリ７の読出しアドレスを出力するカウンタ３と、
該カウンタ３゜並直列変換回路４の動作を制御し、並直
列変換回路４の出力する直列データを論理変更用レジス
タ５に順次書き込ませる制御回路２と、上記論理変更用
レジスタ５と、該論理変更用レジスタ５の内容によって
論理変更可能な論理回路６とを含んでいる０ 制御回路２は、入力クロック信号１０とエネイブル信号
１１を入力してカウンタ３．並直列変換回路４．論理変
更用レジスタ５の動作を制御する第１〜第３のクロック
信号等を出力する。すなわち、第２図（ａ）に示すよう
な周期Ｔの入力クロック信号１０および同図（ｂ）に示
すようなエネイブル信号１１により、同図（Ｃ）に示す
ようなりリア信号１２および第１クロツク信号１３を出
力してカウンタ３に供給する。第１クロツク信号１３は
入力クロック信号１０の例えば６パルスごとに出力され
る。
カウンタ３は、クリア信号１２によって初期状態にクリ
アされ、以後第１クロツク信号１３をカウントする。カ
ウント値は読出し専用メモリ７の読出しアドレス信号１
４として出力される。
アされ、以後第１クロツク信号１３をカウントする。カ
ウント値は読出し専用メモリ７の読出しアドレス信号１
４として出力される。
続出し専用メモリ７は、例えば１ワード４ビツトの２ｎ
ワードメモリであって、論理変更用レジスタ５に記憶さ
せたいデータがあらかじめ記憶されている。カウンタ３
の出力する読出しアドレス信号１４によって読出し専用
メモリ７から読出された１ワードの読出しデータ１５は
並直列変換回路４に入力される。読出しアドレス信号１
４は、第２図（ｅ）に示すように、第１クロツク信号１
３ごとに＋１が加算されるから、読出しデータ１５は同
図（ｆ）に示すようになる。
ワードメモリであって、論理変更用レジスタ５に記憶さ
せたいデータがあらかじめ記憶されている。カウンタ３
の出力する読出しアドレス信号１４によって読出し専用
メモリ７から読出された１ワードの読出しデータ１５は
並直列変換回路４に入力される。読出しアドレス信号１
４は、第２図（ｅ）に示すように、第１クロツク信号１
３ごとに＋１が加算されるから、読出しデータ１５は同
図（ｆ）に示すようになる。
制御回路２の出力する第２図（ｇ）に示すような第２ク
ロツク信号１６によって、並直列変換回路４に読出しデ
ータ１５が並列に書込まれ、制御回路２の出力する同図
（ｈ）に示すような第３クロツク信号（４パルスある）
１７によってシフトアウトされシフトデータ１８が直列
に出力される。
ロツク信号１６によって、並直列変換回路４に読出しデ
ータ１５が並列に書込まれ、制御回路２の出力する同図
（ｈ）に示すような第３クロツク信号（４パルスある）
１７によってシフトアウトされシフトデータ１８が直列
に出力される。
論理変更用レジスタ５は、上記シフトデータ１８を入力
し、前記第３クロツク信号１７によってシフト動作する
。
し、前記第３クロツク信号１７によってシフト動作する
。
次の第１クロツク信号１３によって上述と同様な動作が
繰りかえされ、論理変更用レジスタ５内には、読出し専
用メモリ７の各ワードのデータが順次格納され、２ｎワ
ードの格納によりデータの設定を終る。
繰りかえされ、論理変更用レジスタ５内には、読出し専
用メモリ７の各ワードのデータが順次格納され、２ｎワ
ードの格納によりデータの設定を終る。
論理回路６は、論理人力１９を入力し、論理出力２１を
出力する論理回路であるか、その論理は、論理変更用レ
ジスタ５の出力する論理変更用信号２０によって可変さ
れる。従って、論理変更用信号２０のピット数又はビッ
ト組合せ数に応じて多種類の機能を持つことができる。
出力する論理回路であるか、その論理は、論理変更用レ
ジスタ５の出力する論理変更用信号２０によって可変さ
れる。従って、論理変更用信号２０のピット数又はビッ
ト組合せ数に応じて多種類の機能を持つことができる。
本実施例では、入力クロツク信号１０．エネイブル信号
１１．読出しアドレス信号１４（ｎビット）、読出しデ
ータ１５（４ピツト）を入出力させる端子を追加するだ
けで論理人力１９と論理出力２１間の論理を多種類に変
更す、ることか可能となる。すなわち、少ない入出力端
子数の追加により多種類な論理変更を可能とする効果が
ある。
１１．読出しアドレス信号１４（ｎビット）、読出しデ
ータ１５（４ピツト）を入出力させる端子を追加するだ
けで論理人力１９と論理出力２１間の論理を多種類に変
更す、ることか可能となる。すなわち、少ない入出力端
子数の追加により多種類な論理変更を可能とする効果が
ある。
論理回路６は、目的に応じて各種の論理回路が考えられ
る。すなわち、本発明は論理回路６の構成や機能を制限
することなく各種の一般の論理回路に適用することがで
きる。
る。すなわち、本発明は論理回路６の構成や機能を制限
することなく各種の一般の論理回路に適用することがで
きる。
第３図は、このような論理回路の一例として、周期的ク
ロックを与えてタイミングを発生する回路を示したもの
であり、論理人力１９として論理信号１９３．クロック
１９１．スタート信号１９２を入力させ論理出力２１と
して複数の論理信号２１１．２１２．・・・、２１ｍを
発生する回路であり、論理変更用信号２０により入出力
間の論理を変更する論理回路である。すなわち、クロッ
ク１９１およびスタート信号１９２をシフトレジスタ１
０１に入力させると、シフトレジスタの各段からはそれ
ぞれシフトレジスタ出力１０３が出力する。選択回路１
０２は、上記シフトレジスタ出力１０３と、複数又は単
数ビットの論理信号１９３を入力し、フリップフロップ
１１１〜ｌ１ｍをそれぞれセット、リセットさせるため
のセットａ号２２１〜２２ｍおよびリセット信号２３１
〜２３ｍを出力する。シフトレジスタ出力１０３（複数
）がそれぞれどのセット信号又はリセット信号を出力さ
−せるかは、論理信号１９３および論理変更用信号２０
によって定まる。従って、スタート信号１９２から、ク
ロック１９１に同期して、任意なタイミング出力をフリ
ップフロップ１１１〜ｌ１ｍを介して出力可能である。
ロックを与えてタイミングを発生する回路を示したもの
であり、論理人力１９として論理信号１９３．クロック
１９１．スタート信号１９２を入力させ論理出力２１と
して複数の論理信号２１１．２１２．・・・、２１ｍを
発生する回路であり、論理変更用信号２０により入出力
間の論理を変更する論理回路である。すなわち、クロッ
ク１９１およびスタート信号１９２をシフトレジスタ１
０１に入力させると、シフトレジスタの各段からはそれ
ぞれシフトレジスタ出力１０３が出力する。選択回路１
０２は、上記シフトレジスタ出力１０３と、複数又は単
数ビットの論理信号１９３を入力し、フリップフロップ
１１１〜ｌ１ｍをそれぞれセット、リセットさせるため
のセットａ号２２１〜２２ｍおよびリセット信号２３１
〜２３ｍを出力する。シフトレジスタ出力１０３（複数
）がそれぞれどのセット信号又はリセット信号を出力さ
−せるかは、論理信号１９３および論理変更用信号２０
によって定まる。従って、スタート信号１９２から、ク
ロック１９１に同期して、任意なタイミング出力をフリ
ップフロップ１１１〜ｌ１ｍを介して出力可能である。
上記各論理出力のタイミングおよびその組合せ等は、論
理変更用レジスタ５に格納するデータを変更することに
よって任意に設定できる。すなわち、論理が変更される
。
理変更用レジスタ５に格納するデータを変更することに
よって任意に設定できる。すなわち、論理が変更される
。
上述の実施例では、集積回路１内に、制御回路２、カウ
ンタ３．並直列変換回路４．論理変更用レジスタ５およ
び論理回路６を含んで構成し、読出し専用メモリ７に記
憶させた複数ワードのデータを、制御回路２の制御によ
って順次論理変更用レジスタ５内に格納させるように構
成した。しかし、カウンタ３の出力はｎビットあり、並
直列変換回路４の入力は４ビツトを必要とする。集積回
路１の入出力端子数をさらに減少させるために、カウン
タ３．並直列変換回路４を集積回路１内に形成しないて
゛外付けにすることは差支えない。その場合は、これら
外付は回路は、制御回路２０制御信号および論理変更用
レジスタ５等とのインターフェースをもつ必要がある。
ンタ３．並直列変換回路４．論理変更用レジスタ５およ
び論理回路６を含んで構成し、読出し専用メモリ７に記
憶させた複数ワードのデータを、制御回路２の制御によ
って順次論理変更用レジスタ５内に格納させるように構
成した。しかし、カウンタ３の出力はｎビットあり、並
直列変換回路４の入力は４ビツトを必要とする。集積回
路１の入出力端子数をさらに減少させるために、カウン
タ３．並直列変換回路４を集積回路１内に形成しないて
゛外付けにすることは差支えない。その場合は、これら
外付は回路は、制御回路２０制御信号および論理変更用
レジスタ５等とのインターフェースをもつ必要がある。
発明の効果
以上のように、本発明においては、外部記憶素子のデー
タを格納して論理変更用信号を出力する論理変更用レジ
スタと、該レジスタ出力により論理変更できる論理回路
と、前記論理変更用レジスタに外部記憶素子のデータを
格納するための制御を行な５制御手段とを同一基板上に
備えた構成としたから、入出力端子数の増加が少なくて
、多種類に論理変更可能となる効果がある。
タを格納して論理変更用信号を出力する論理変更用レジ
スタと、該レジスタ出力により論理変更できる論理回路
と、前記論理変更用レジスタに外部記憶素子のデータを
格納するための制御を行な５制御手段とを同一基板上に
備えた構成としたから、入出力端子数の増加が少なくて
、多種類に論理変更可能となる効果がある。
なお上記制御手段は、外付けのカウンタ、並直列変換回
路等をも制御するものであっても良く、この場合は本集
積回路の入出力端子はさらに減少される。上記カウンタ
、並直列変換回路等は本集積回路に内蔵させても良いこ
とは勿論である。
路等をも制御するものであっても良く、この場合は本集
積回路の入出力端子はさらに減少される。上記カウンタ
、並直列変換回路等は本集積回路に内蔵させても良いこ
とは勿論である。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例における動作を説明するための各部信号を示
すタイムチャート、第３図は上記実施例の論理回路６の
一例を示すブロック図である０ 図において、１・・・大規模集積回路、２・・・制御回
路、３・・・カラン・り、４・・・並直列変換回路、５
・・・論理変更用レジスタ、６・・・論理回路、７・・
・読出し専用メモリ、１０・・・入力クロック信号、１
１・・・エネイブル信号、１２・・・クリア信号、１３
・・・第１クロツク信号、１４・・・読出しアドレス信
号、１５・・・読出しデータ、１６・・・第２クロツク
信号、１７・・・第３クロツク信号、１８・−・シフト
デー）、１９・・・論理入力、２０・・・論理変更用信
号、２１・・・論理出力、１０１・・・シフトレジスタ
、１０２・・・選択回路、１０３・・・シフトレジスタ
出力、１１１〜ｌ１ｍ・・・フリップフロップ、１９１
・・・クロック、１９２・・・スタート信号、１９３・
・・論理信号、２１１〜２１ｍ論理信号（出力）、２２
１〜２２ｒｎ・・・セット信号、２３１〜２３ｍ・・・
リセット信号。 代理人 弁理士 住 １）俊 宗
上記実施例における動作を説明するための各部信号を示
すタイムチャート、第３図は上記実施例の論理回路６の
一例を示すブロック図である０ 図において、１・・・大規模集積回路、２・・・制御回
路、３・・・カラン・り、４・・・並直列変換回路、５
・・・論理変更用レジスタ、６・・・論理回路、７・・
・読出し専用メモリ、１０・・・入力クロック信号、１
１・・・エネイブル信号、１２・・・クリア信号、１３
・・・第１クロツク信号、１４・・・読出しアドレス信
号、１５・・・読出しデータ、１６・・・第２クロツク
信号、１７・・・第３クロツク信号、１８・−・シフト
デー）、１９・・・論理入力、２０・・・論理変更用信
号、２１・・・論理出力、１０１・・・シフトレジスタ
、１０２・・・選択回路、１０３・・・シフトレジスタ
出力、１１１〜ｌ１ｍ・・・フリップフロップ、１９１
・・・クロック、１９２・・・スタート信号、１９３・
・・論理信号、２１１〜２１ｍ論理信号（出力）、２２
１〜２２ｒｎ・・・セット信号、２３１〜２３ｍ・・・
リセット信号。 代理人 弁理士 住 １）俊 宗
Claims (1)
- （１）論理回路の論理を変更させるためのデータを格納
可能な論理変更用レジスタと、外部記憶素子の内容をワ
ード単位で読出し複数ワードの読出しデータを順次前記
論理変更用レジスタに格納させる制御手段と、前記論理
変更用レジスタの保持内容に対応して論理が変更される
論理回路とを同一基板上に備えたことを特徴とする論理
変更可能な集積回路。 （２、特許請求の範囲第１項記載の論理変更可能な集積
回路において、前記制御手段の出力する第１クロツクを
カウントして前記外部記憶素子の読出しアドレスを出力
するカウンタと、前記外部記憶素子から読出された１ワ
ードのデータを並列入力し直列に出力する並直列変換回
路とを備えて、前記制御手段は、第１クロツクによって
前記カウンタなカウントアツプさせ第２．第３クロツク
によって前椰並直列変換回路の書込み読出しを制御し、
前記論理変更用レジスタは前記並直列変換回路の出力す
る直列データを順次格納することを特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135703A JPS5927624A (ja) | 1982-08-05 | 1982-08-05 | 論理変更可能な集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135703A JPS5927624A (ja) | 1982-08-05 | 1982-08-05 | 論理変更可能な集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927624A true JPS5927624A (ja) | 1984-02-14 |
Family
ID=15157912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135703A Pending JPS5927624A (ja) | 1982-08-05 | 1982-08-05 | 論理変更可能な集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927624A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61212116A (ja) * | 1985-03-15 | 1986-09-20 | Nec Corp | 半導体集積回路 |
| JPS626390A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | カード形電子回路 |
| JPS6374321A (ja) * | 1986-09-18 | 1988-04-04 | Toshiba Corp | 書込み可能な論理集積回路 |
| JPH01125123A (ja) * | 1987-11-10 | 1989-05-17 | Hitachi Ltd | 回路構成装置 |
| JPH04172821A (ja) * | 1990-11-07 | 1992-06-19 | Kawasaki Steel Corp | 集積回路 |
| US5204935A (en) * | 1988-08-19 | 1993-04-20 | Fuji Xerox Co., Ltd. | Programmable fuzzy logic circuits |
-
1982
- 1982-08-05 JP JP57135703A patent/JPS5927624A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61212116A (ja) * | 1985-03-15 | 1986-09-20 | Nec Corp | 半導体集積回路 |
| JPS626390A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | カード形電子回路 |
| JPS6374321A (ja) * | 1986-09-18 | 1988-04-04 | Toshiba Corp | 書込み可能な論理集積回路 |
| JPH0476538B2 (ja) * | 1986-09-18 | 1992-12-03 | Tokyo Shibaura Electric Co | |
| JPH01125123A (ja) * | 1987-11-10 | 1989-05-17 | Hitachi Ltd | 回路構成装置 |
| US5204935A (en) * | 1988-08-19 | 1993-04-20 | Fuji Xerox Co., Ltd. | Programmable fuzzy logic circuits |
| JPH04172821A (ja) * | 1990-11-07 | 1992-06-19 | Kawasaki Steel Corp | 集積回路 |
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