JPS6386046A - メモリ・セレクト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１既要〕 複数のメモリ・セレクト信号のそれぞれに対応してウェ
イト・イネーブル信号ビットをレジスタ等に記憶し、ウ
ェイト・コントロール信号ビットをレジスタ等に記憶し
、ウェイト信号生成手段が、上記のメモリ・セレクト信
号、ウェイト・イネーブル信号ビット及びウェイト・コ
ントロール信号ビットを入力し、メモリ・セレクト信号
がオンになった時、対応するウェイト・イネーブル信号
ビットがオンである場合には、ウェイト・コントロール
信号ビットの値で指示された時間幅だけウェイト信号を
オンにするようにしたメモリ・セレクト方式である。

〔産業上の利用分野〕

本発明は、アクセス・タイムに長いメモリｔＣをアクセ
スするときには、ウェイト信号をマイクロプロセッサに
返すようにしたメモリ・セレクト方式の改良に関するも
のである。

〔従来の技術〕

第３図はマイクロプロセッサ・システムの１例を示す図
である。同図において、８はアドレス・デコーダ、９は
ウェイト制御回路、１０はウェイトｉ能を持つマイクロ
プロセッサをそれぞれ示している。アドレス・デコーダ
８は、マイクロプロセッサ１０の出力したアドレスをデ
コードし、メモリＩＣに対するメモリ・セレクト信号を
出力するものである。ウェイト制御回路９は、選択され
たメモリＩＣが特定のものである場合には、ウェイト信
号をマイクロプロセッサ１０に返すものである。

第４図は従来のウェイト制御回路を示すものである。同
図において、３はシフト・レジスタ、５は反転回路、６
はＮＡＮＤ回路をそれ蔓れ示している。いま、メモリ・
セレクト信号１がオンになったとすると、直ちにウェイ
ト信号がオンになる。

このウェイト信号はマイクロプロセッサ１０に送られる
。シフト・レジスタ３からオンの信号が出力されると、
ウェイト信号はオフされる。メモリ・セレクト信号２が
オンになった場合には、ウェイト信号は生成されない。

第５図はウェイト信号の機能を説明する図である。同図
において、＊Ｃ３はメモリ・セレクト信号を反転した値
を表し、＊ウェイトはウェイト信号を反転した値を表す
。＊Ｃ８が低レベルになると、メモリＩＣは動作可能状
態になる。＊Ｃ８が低レベルになると、＊ウェイト信号
も低レベルになる。＊ウェイト信号が低レベルになると
、マイクロプロセッサはウェイト状態になり、＊Ｃ３は
低レベルを保つ。＊ウェイトが高レベルになると、マイ
クロプロセッサのウェイト状態は解除され、＊Ｃ８は高
レベルになる。ウェイト信号が返されない場合には、＊
Ｃ８の波形は実線のようになる。

〔解決しようとする問題点〕

従来の技術においては、メモリＩＣのアクセス・タイム
によって、その制御部分は固定化されており、アクセス
・タイムの異なるメモリｔＣ或いはメモリ構成の変更時
にハードウェア改造を必要とした。例えば、３個のメモ
リＩＣがあり、第１番目のメモリＩＣのアクセス・タイ
ムが長く、第２番目のメモリＩＣと第３番目のメモリＩ
Ｃのアクセス・タイムが短いと仮定する。このような状
態の下では、従来技術では第１番目のメモリＩＣに対応
してウェイト信号生成回路が設けられ、他のメモリＩＣ
に対してはウェイト信号生成回路が設けられていない。

第２番目のメモリＩＣをアクセス・タイムの長いものに
変更した場合には、新たに第２番目のメモリＩＣに対応
したウェイト信号生成回路を設置する必要がある。また
、第１番目のメモリＩＣのアクセス・タイムが更に長い
ものに変更された場合、第１番目のメモリＩＣに対応し
て設置されているウェイト信号生成回路を変更する必要
が生ずる。

本発明は、この点に鑑みて創作されたものであって、ウ
ェイト機能を有するマイクロプロセッサを搭載したシス
テムにおいて、メモリ構成の多様化に対して、ハードウ
ェアを変更することなくプログラマブルに且つ最適な処
理効率で対応できるようになったメモリ・セレクト方式
を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。同図において、１１と
１２は書換え可能な記憶手段、１３はウェイト信号生成
手段をそれぞれ示している。記憶手段１１は例えばレジ
スタであって、この中には第１番目ないし第ｎ番目のウ
ェイト・イネーフ゛ルイ言号ビットが格納されている。

記憶手段１２は例えばレジスタから構成され、この中に
はウェイト・コントロール信号ビットが格納されている
。ウェイト信号生成手段１３はウェイト信号を生成する
ものである。いま、メモリ・セレクト信号１（ｉ＝１．
２．・・・、ｎ）がオンになったと仮定する。

この場合、第１番目のウェイト・イネーブル信号ビット
がオンであれば、ウェイト信号生成手段１３はオンのウ
ェイト信号を出力する。ウェイト信号がオンである期間
は、ウェイト・コントロール信号ビットの値によって制
御される。

〔実施例〕

第２図は本発明の１実施例構成を示す図である。

同図において、１−１ないし１−ｎはＡＮＤ回路、２は
外部レジスタ、３はシフト・レジスタ、４はマルチプレ
クサ、５は反転回路、６はＮＡＮＤＡＮＤ回路ＯＲ回路
をそれぞれ示している。

ＡＮＤ回路１−ｉ　　（ｉ＝１．２．　・・・、ｎ）の
上側入力端子には、メモリ・セレクト信号ｉが入力され
、下側入力端子には外部レジスタ２に格納されている第
１番目のウェイト・イネーブル信号ビットの値が入力さ
れる。外部レジスタ２には、第１番目ないし第ｎ番目の
ウェイト・イネーブル信号ビットが格納されると共に、
ウェイト・コントロール信号ビットが格納されている。

ウェイト・コントロール信号ビットは複数ビット構成の
ものである。外部レジスタ２のデータは、マイクロプロ
セッサ１０によって書き替え可能である。シフト・レジ
スタ３は、複数段のフリップ・フロップから構成されて
いるが、各段のフリップ・フロップの出力はマルチプレ
クサ４に入力される。マルチプレクサ４は、ウェイト・
コントロール信号ビットの値に応じて複数の入力線の中
の１個を選択し、選択した入力線上の信号を出力する。

反転回路５は、マルチプレクサ４の出力を反転するもの
である。ＮＡＮＤ回路６の上側入力端子には反転回路５
の出力が入力され、下側入力端子にはＯＲ回路７の出力
が入力される。ＮＡＮＤ回路６の出力がウェイト信号に
なる。ＯＲ回路７には、ＡＮＤ回路１−１ないし１−ｎ
の出力が入力される。

なお、第１図の記憶手段１１は外部レジスタ２の中のウ
ェイト・イネーブル信号ビットを格納する部分に相当し
、第１図の記憶手段１２は外部レジスタ２のウェイト・
コントロール・ビットを格納する部分に相当し、第１図
のウェイト信号生成手段１３は第２図の符号１−１ない
し１−ｎ、３゜４．５，６．７の部分に相当する。

いま、外部レジスタ２に格納されている第１番目のウェ
イト信号ビットがオンであると仮定する。

この状態の下でメモリ・セレクト４ｔ、号１がオンにな
ると、ＡＮＤ回路１−１の出力はオンになり、ＯＲ回路
７の出力もオンになり、ＮＡＮＤ回路６の出力もオンに
なる。ＯＲ回路７の出力はシフト・レジスタ３に入力さ
れるが、ウェイト・コントロール信号ビットの値によっ
て選択されたマルチプレクサ４の入力線上の信号がオン
になると、マルチプレクサ４の出力はオンになり、ウェ
イト信号はオフされる。

外部レジスタ２の第２番目のウェイト・イネーブル信号
ビ・ノドがオフである場合には、メモリ・セレクト信号
２がオンになっても、ウェイト信号は出力されない。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、個々
のメモリの処理効率を落とすことなく、幅広いメモリ構
成が可能なシステムを容易に実現出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の１実施例構
成を示す図、第３図はシステム構成例を示す図、第４図
は従来のウェイト制御回路の構成を示す図、第５図はウ
ェイト信号を説明するための図である。 １−１ないし１−ｎ・・・ＡＮＤ回路、２・・・外部レ
ジスタ、３・・・シフト・レジスタ、４・・・マルチプ
レクサ、５・・・反転回路、６・・・ＮＡＮＤＡＮＤ回
路・・ＯＲ回路。 特許出願人　　　ユーザツク電子工業株式会社代理人弁
理士　　京　谷　四　部 ６１１−ａ月　のｊ？ヂＣ９♂り 集１図 本発明丙撞鉋ｆ４＋’＋構族 システム１Ａ成府「１

Claims (1)

1. 【特許請求の範囲】 　メモリ・セレクト信号を転送する複数本の信号線と、 各メモリ・セレクト信号に１対１に対応するウェイト・
   イネーブル信号ビットを記憶する書換え可能な記憶手段
   （１１）と、 ウェイト・コントロール信号ビットを記憶する書換え可
   能な記憶手段（１２）と、 上記複数個のメモリ・セレクト信号、ウェイト信号ビッ
   トの値及びウェイト・コントロール信号ビットの値が入
   力されると共に、メモリ・セレクト信号がオンになった
   時に対応するウェイト・イネーブル信号ビットがオンで
   ある場合には、ウェイト・コントロール信号ビットで指
   定される時間幅だけオンのウェイト信号を出力するウェ
   イト信号生成手段（１３）と を具備することを特徴とするメモリ・セレクト方式。