JPS59207743A - 汎用論理回路 - Google Patents
汎用論理回路Info
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- JPS59207743A JPS59207743A JP8193483A JP8193483A JPS59207743A JP S59207743 A JPS59207743 A JP S59207743A JP 8193483 A JP8193483 A JP 8193483A JP 8193483 A JP8193483 A JP 8193483A JP S59207743 A JPS59207743 A JP S59207743A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタル回路における任意の論理回路を動
的に実現できる汎用論理回路に関するものである。
的に実現できる汎用論理回路に関するものである。
従来この踵の装置として第１図に示すものがあった。図
において、（１１）〜（１６）は外部からの信号を受け
とる入力線、（２１）〜（２３）は入力信号の任意の組
合せの債が出力される積項線、（６１）は積項信号の任
意の組合せの和が出力される積和線、（４１）は積和信
号またはこれの否定が外部に出力される出力線、（５１
１）〜（５６３）は入力信号の任意の組合せの積な作る
ための積ヒユーズ、 （６１１）〜（６１３）は積項
信号の任意の組合せの和を作るための和ヒユーズ、（７
１）は積和信号の否定を作るための否定ヒユーズである
。
において、（１１）〜（１６）は外部からの信号を受け
とる入力線、（２１）〜（２３）は入力信号の任意の組
合せの債が出力される積項線、（６１）は積項信号の任
意の組合せの和が出力される積和線、（４１）は積和信
号またはこれの否定が外部に出力される出力線、（５１
１）〜（５６３）は入力信号の任意の組合せの積な作る
ための積ヒユーズ、 （６１１）〜（６１３）は積項
信号の任意の組合せの和を作るための和ヒユーズ、（７
１）は積和信号の否定を作るための否定ヒユーズである
。
次に動作について説明する。第１図に示した汎用論理回
路では最大入力信号数が３．最大積項数が３．最大出力
信号数が１のものであり、以下の説明では次式の論理演
算を行な５ものとする。
路では最大入力信号数が３．最大積項数が３．最大出力
信号数が１のものであり、以下の説明では次式の論理演
算を行な５ものとする。
Ｆ、＝Ｘ□＋Ｘ２・Ｘ３
人力信号Ｘ、、Ｘ、、Ｘ３はそれぞれ入力線（１１）、
（１２）（１３）から入力される。この時、積ヒユーズ
（５１１）。
（１２）（１３）から入力される。この時、積ヒユーズ
（５１１）。
〜（５６３）の）ち（５１１）、（５４２）、（５６２
）だけを残し、あとのすべての積ヒユーズを溶断してお
けば、積項線（２１）にはＸｌが、積項線（２２）には
Ｘ２．Ｘ３が出力される。さらに、和ヒユーズ（６１１
）〜（６１３）の＋５籏６１３）を溶断しておけば、積
和線（３１）にはＸ１＋Ｘ！・Ｘ３が出力される。この
時、否定ヒユーズ（７１）が溶断されていなければ出力
線（４１）には積和線（３１）の信号がそのまま外部に
出力される。このように積ヒユーズ（５１１）〜＜ ５
６５ ） 、和ヒユーズ（６１１）〜（６１３） 、否
定ヒユーズ（７１Ｆｒ−適当に選択して溶断する事によ
り、入力信号数、積項数、出力信号数を満たすすべての
論理回路がこの回路によって実現される。従来の汎用論
理回路は以上のように各所に溶断可能ヒユーズを使って
構成されているので、一旦、溶断してしまったヒユーズ
の復元は不可能であるため、論理の修正に対処する事が
困難であり、また、回路の動作中に論理の内容を変更す
る事が不可能であるなどの欠点があった。
）だけを残し、あとのすべての積ヒユーズを溶断してお
けば、積項線（２１）にはＸｌが、積項線（２２）には
Ｘ２．Ｘ３が出力される。さらに、和ヒユーズ（６１１
）〜（６１３）の＋５籏６１３）を溶断しておけば、積
和線（３１）にはＸ１＋Ｘ！・Ｘ３が出力される。この
時、否定ヒユーズ（７１）が溶断されていなければ出力
線（４１）には積和線（３１）の信号がそのまま外部に
出力される。このように積ヒユーズ（５１１）〜＜ ５
６５ ） 、和ヒユーズ（６１１）〜（６１３） 、否
定ヒユーズ（７１Ｆｒ−適当に選択して溶断する事によ
り、入力信号数、積項数、出力信号数を満たすすべての
論理回路がこの回路によって実現される。従来の汎用論
理回路は以上のように各所に溶断可能ヒユーズを使って
構成されているので、一旦、溶断してしまったヒユーズ
の復元は不可能であるため、論理の修正に対処する事が
困難であり、また、回路の動作中に論理の内容を変更す
る事が不可能であるなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、従来、ヒユーズによって接続を変
更していた部分を各１ビツトの記憶素子を含んだ回路に
変更し、また、各記憶素子の内容を変更する制御回路を
増設することより、任意の論理回路を実現でき、かつ動
作的に変更することが可能な汎用論理回路を提供する事
を目的としている。
めになされたもので、従来、ヒユーズによって接続を変
更していた部分を各１ビツトの記憶素子を含んだ回路に
変更し、また、各記憶素子の内容を変更する制御回路を
増設することより、任意の論理回路を実現でき、かつ動
作的に変更することが可能な汎用論理回路を提供する事
を目的としている。
以下第２図に示すこの発明の一実施例について説明する
。第２図において、第１図と同一符号は同一または相当
部分を示すので、その説明を省略する。 （８１１）
〜（８１３）（ｉ＝１〜６〕は入力信号の任意の組合せ
の積を作るための積回路、（９１１）〜（９１３）は積
項信号の任意の組合せの和を作るための和回路、（１０
１）は積和信号の否定を作るための否定回路、（１１０
）は積回路、 （８１１）〜（８６３）、和回路（９
１１）〜（９１３）否定回路（１０１）の中ｉこ含まれ
る記憶素子の内容を変更する九めの制御回路である。
。第２図において、第１図と同一符号は同一または相当
部分を示すので、その説明を省略する。 （８１１）
〜（８１３）（ｉ＝１〜６〕は入力信号の任意の組合せ
の積を作るための積回路、（９１１）〜（９１３）は積
項信号の任意の組合せの和を作るための和回路、（１０
１）は積和信号の否定を作るための否定回路、（１１０
）は積回路、 （８１１）〜（８６３）、和回路（９
１１）〜（９１３）否定回路（１０１）の中ｉこ含まれ
る記憶素子の内容を変更する九めの制御回路である。
ここで上記積回路（８ｉ１）〜（８ｉ６）、和回路（９
１１）〜（９１３）、否定回路（ＩＱｌ）および制御回
路（１１）のそれぞれの詳細回路を示すＷ、３図、第４
図、第５図および第６図について説明する。まず第３図
において、（１２１）は入力信号または入力信号の否定
に接続される積入力綜、（１２２）は積項信号に接続さ
れる積出力線、 （１２３）、（１２４）は積回路内
部の２つの記憶素子（１２５）、（１２６）にデータの
書込みを行なうための種制御線、第４図において、（１
３１）は積項信号に接続される相入力線、（１３２）は
積和信号に接続される和出力線、（１３３）、（１３４
）は和回路内部の記憶素子（１３５）にデータの書込み
を行なうための和制御ｉ１１］線、第５図において、（
１４１）は積和信号に接続される否定入力線、（１４２
）は出力信号へと接続され７る否定出力線、（１４３）
は否定回路内部の記憶素子（１４４）にデータの書込み
を行な５ための否定制御線である。また第６図において
、（１６１）。
１１）〜（９１３）、否定回路（ＩＱｌ）および制御回
路（１１）のそれぞれの詳細回路を示すＷ、３図、第４
図、第５図および第６図について説明する。まず第３図
において、（１２１）は入力信号または入力信号の否定
に接続される積入力綜、（１２２）は積項信号に接続さ
れる積出力線、 （１２３）、（１２４）は積回路内
部の２つの記憶素子（１２５）、（１２６）にデータの
書込みを行なうための種制御線、第４図において、（１
３１）は積項信号に接続される相入力線、（１３２）は
積和信号に接続される和出力線、（１３３）、（１３４
）は和回路内部の記憶素子（１３５）にデータの書込み
を行なうための和制御ｉ１１］線、第５図において、（
１４１）は積和信号に接続される否定入力線、（１４２
）は出力信号へと接続され７る否定出力線、（１４３）
は否定回路内部の記憶素子（１４４）にデータの書込み
を行な５ための否定制御線である。また第６図において
、（１６１）。
（１６２）は各記憶素子の書込みタイミングを指示する
タイミング制御線、（１７）は積回路（８１１）〜（８
６３）。
タイミング制御線、（１７）は積回路（８１１）〜（８
６３）。
和回路（９１１）〜（９１３）、否定回路（１０１）の
いずれかの回路の書込みを行なうかを指定する回路選択
線、（１８）は各回路中のどの積項線（２１）〜（２３
１どの積和１１（３１）、どの出力＋１０４１）かを指
定する線選択線、（１５）は回路線択綜（１７）、線選
択線（１８）を入力して各回路の制御線に出力する信号
を生成するデコード回路である。
いずれかの回路の書込みを行なうかを指定する回路選択
線、（１８）は各回路中のどの積項線（２１）〜（２３
１どの積和１１（３１）、どの出力＋１０４１）かを指
定する線選択線、（１５）は回路線択綜（１７）、線選
択線（１８）を入力して各回路の制御線に出力する信号
を生成するデコード回路である。
次に動作について説明する。まず第２図に示される回路
が特定の論理機能を実現するためには各積回路（８１１
）〜（８６５又和回路（９１１）〜（９１３）、否定回
路（１０１）中に含まれる記憶素子に適当な値をセット
しなければならない。積回路（８１１）〜（８６３）に
セットするためには１回路選択線（１７）によって積回
路（８１１）〜（８６３） ｖ指定し、さらに線選択線
（１８）によって１個の積項線（２１）〜（２６）を選
択し、これと接続される積回路（８１１）〜（８６３）
の記憶素子（１２６）のセットを行なう。たとえば、積
項線（２１）が選択され、これにつながる積回路（８１
１）、（８２１）、（８３１）。
が特定の論理機能を実現するためには各積回路（８１１
）〜（８６５又和回路（９１１）〜（９１３）、否定回
路（１０１）中に含まれる記憶素子に適当な値をセット
しなければならない。積回路（８１１）〜（８６３）に
セットするためには１回路選択線（１７）によって積回
路（８１１）〜（８６３） ｖ指定し、さらに線選択線
（１８）によって１個の積項線（２１）〜（２６）を選
択し、これと接続される積回路（８１１）〜（８６３）
の記憶素子（１２６）のセットを行なう。たとえば、積
項線（２１）が選択され、これにつながる積回路（８１
１）、（８２１）、（８３１）。
（８４１） 、 （８５１） 、 （８６１）のうち入
力線（１１）の正論理に対応する積回路（ｓｉｉ）の記
憶素子（１２６）だけをセットするのであれば、入力線
（１１）はＨにして、りイミング制御線（１６１）のタ
イミング信号を出力し引き続き、入力線（１１）以外の
入力線（１２０）、（１３０）の状態を変更してタイミ
ング制御線（１６２）のタイミング信号を出力する事に
より、この記憶素子（１２６）だけがセットされ、残り
の積回路（８２１）。
力線（１１）の正論理に対応する積回路（ｓｉｉ）の記
憶素子（１２６）だけをセットするのであれば、入力線
（１１）はＨにして、りイミング制御線（１６１）のタ
イミング信号を出力し引き続き、入力線（１１）以外の
入力線（１２０）、（１３０）の状態を変更してタイミ
ング制御線（１６２）のタイミング信号を出力する事に
より、この記憶素子（１２６）だけがセットされ、残り
の積回路（８２１）。
（８３１） 、 （８４１） 、 （８５１） 、 （
８６１）の記憶素子（１２６）はすべてリセットされる
。もし、入力線（１１）〜（１３）の負論理側に対応す
る積回路（８２１） 、 （８４１） 、 （８６１）
をセットするのであれば、入力線（１１）〜（１６）の
状態なＬのまま２つのタイミング信号を出力する事によ
って、これがセットされる。以下、線選択線１８）の値
を変更する事により、対応する積項線（２１）〜（２３
）を変更して同じ動作をくり返す事により、すべての積
回路（８１１）〜（８６３）中の記憶素子（１２６）の
状態のセットを行なう。次に和回路（９１１）〜（９１
３）にセットする場合も同様に、回路撰択線（１７）に
よって和回路（９１１）−（９１３） ｙｌｃ−選択し
、線選択線（１８）によって１個の積和線（６１）を選
択し、これと接続される和回路（９１１）〜（９１５）
中の記憶素子（１３５）のセラトラ行なう（但し、第２
図では１木の積和線（６１ルか記していない。）１木の
債相腺（６１）が選択された後、タイミング制御線（１
６１）のタイミング信号を出力する事にょシ１選択され
た和回路（９１１）〜（９１３）の記憶素子（１３５）
はすべてリセットされる。これに引続いて、各和回路（
９１１）〜（９１３）と接続されている積項線（２１）
〜（２３）の値を特定の値にセットしてタイミング制御
線（１６２）のタイミング信号を出力する事により、各
積項線（２１）〜（２３）の状態を和回路（９１１）〜
（９１３）中の記憶素子（１３５）にセットする事がで
きる。以下、線選択線（１８）の値を変更して、同じ動
作をくり返す事に・よ・リイ・すべての和回路１（′第
２図では示されていない）中の記憶素子（１３５）の状
態のセットを行なう。次に否定回路（１０１）にセット
する場合も同様に回路選択線（１７）によって否定回路
（１０１） ’？選択し、線選択線（１８）によって１
個の出力線（１８）によって１個の出力線（４１）を選
択し、これと接続される否定回路（１０１）中の記憶素
子（１４４）のセットを行なう６（但し、第２図では１
木の出力線（４１）Ｌか記していない。）１木の出力線
（４１）が選択された優、この否定回路（１０１）に接
続されている積和線（３１）の値を特定の値にセットし
てタイミング制御線（１６２）のタイミング信号を出力
する事により、積和線（３１）の状態を否定回路（１０
１）の記憶素子（１４４）にセットする事ができる。以
下、線選択線（１８）の値な変更して同じ動作をくり返
す事により、すべての否定回路（第２図では示されてい
ない）中の記憶素子（１４４）の状態のセラトラ行なう
。以上のように、すべての積回路（８１１）〜（８６３
）、和回路（９１１）〜（９１３）。
８６１）の記憶素子（１２６）はすべてリセットされる
。もし、入力線（１１）〜（１３）の負論理側に対応す
る積回路（８２１） 、 （８４１） 、 （８６１）
をセットするのであれば、入力線（１１）〜（１６）の
状態なＬのまま２つのタイミング信号を出力する事によ
って、これがセットされる。以下、線選択線１８）の値
を変更する事により、対応する積項線（２１）〜（２３
）を変更して同じ動作をくり返す事により、すべての積
回路（８１１）〜（８６３）中の記憶素子（１２６）の
状態のセットを行なう。次に和回路（９１１）〜（９１
３）にセットする場合も同様に、回路撰択線（１７）に
よって和回路（９１１）−（９１３） ｙｌｃ−選択し
、線選択線（１８）によって１個の積和線（６１）を選
択し、これと接続される和回路（９１１）〜（９１５）
中の記憶素子（１３５）のセラトラ行なう（但し、第２
図では１木の積和線（６１ルか記していない。）１木の
債相腺（６１）が選択された後、タイミング制御線（１
６１）のタイミング信号を出力する事にょシ１選択され
た和回路（９１１）〜（９１３）の記憶素子（１３５）
はすべてリセットされる。これに引続いて、各和回路（
９１１）〜（９１３）と接続されている積項線（２１）
〜（２３）の値を特定の値にセットしてタイミング制御
線（１６２）のタイミング信号を出力する事により、各
積項線（２１）〜（２３）の状態を和回路（９１１）〜
（９１３）中の記憶素子（１３５）にセットする事がで
きる。以下、線選択線（１８）の値を変更して、同じ動
作をくり返す事に・よ・リイ・すべての和回路１（′第
２図では示されていない）中の記憶素子（１３５）の状
態のセットを行なう。次に否定回路（１０１）にセット
する場合も同様に回路選択線（１７）によって否定回路
（１０１） ’？選択し、線選択線（１８）によって１
個の出力線（１８）によって１個の出力線（４１）を選
択し、これと接続される否定回路（１０１）中の記憶素
子（１４４）のセットを行なう６（但し、第２図では１
木の出力線（４１）Ｌか記していない。）１木の出力線
（４１）が選択された優、この否定回路（１０１）に接
続されている積和線（３１）の値を特定の値にセットし
てタイミング制御線（１６２）のタイミング信号を出力
する事により、積和線（３１）の状態を否定回路（１０
１）の記憶素子（１４４）にセットする事ができる。以
下、線選択線（１８）の値な変更して同じ動作をくり返
す事により、すべての否定回路（第２図では示されてい
ない）中の記憶素子（１４４）の状態のセラトラ行なう
。以上のように、すべての積回路（８１１）〜（８６３
）、和回路（９１１）〜（９１３）。
否定回路（１０１）中の記憶素子（１２６）、（１３５
）、（１４３）ζ１当な値がセットされた後は、従来装
置においてヒユーズの状態に応じて動作したものとまっ
たく同じ動作を各記憶素子（１２６）、（１３５）、（
１４３）の内容によって行な５事かできる。
）、（１４３）ζ１当な値がセットされた後は、従来装
置においてヒユーズの状態に応じて動作したものとまっ
たく同じ動作を各記憶素子（１２６）、（１３５）、（
１４３）の内容によって行な５事かできる。
なお上記実施例では制御装置１１（１１０）の内部にデ
コード回路（１５）やゲート回路を設けているが、外部
から直接、各回路の選択、タイミングの制御を行なって
もよい。
コード回路（１５）やゲート回路を設けているが、外部
から直接、各回路の選択、タイミングの制御を行なって
もよい。
以上のように、この発明によれば汎用論理回路をそれぞ
れ回路の接続Ｙ制御する記憶素子とこれに対する書込み
機能をもった積回路、和回路、否定回路、および、各記
憶素子の書込みを制御する制御回路によって構成したの
で、任意の論理機能を容易に実現でき、かつ動作中にこ
の論理機能を自由ζこ変更できるという効果がある。
れ回路の接続Ｙ制御する記憶素子とこれに対する書込み
機能をもった積回路、和回路、否定回路、および、各記
憶素子の書込みを制御する制御回路によって構成したの
で、任意の論理機能を容易に実現でき、かつ動作中にこ
の論理機能を自由ζこ変更できるという効果がある。
第１図は従来の汎用論理回路を示す回路図、第２図はこ
の発明の一実施例を示す汎用論理回路を示す回路図、第
３図、第４図、第５図および第６図は第２図に示される
積回路、和回路、否定回路および制御回路の詳細を示す
回路図である。 図において、（８１１）〜（８ｉ３）（１＝１〜６）は
積回路、（９１１〜９１３）は和回路、（１０１）は否
定回路、（１１０）は制御回路である。なお図中同一符
号は同一または相当部分を示す。 代理人大岩増雄
の発明の一実施例を示す汎用論理回路を示す回路図、第
３図、第４図、第５図および第６図は第２図に示される
積回路、和回路、否定回路および制御回路の詳細を示す
回路図である。 図において、（８１１）〜（８ｉ３）（１＝１〜６）は
積回路、（９１１〜９１３）は和回路、（１０１）は否
定回路、（１１０）は制御回路である。なお図中同一符
号は同一または相当部分を示す。 代理人大岩増雄
Claims (1)
- 入力信号またはこれの否定を入力し、この中に含まれる
記憶素子の内容によって積項信号を出力するかどうかを
決定する回路と制御回路からの信号に応じて記憶素子へ
の書込みを行なう回路を備えた複数個の積回路と、上記
積項信号を入力し、この中に含まれる記憶素子の内容に
よって積和信号を出力するかどうかを決定する回路から
の信号に応じて記憶素子への書込みを行なう回路を備え
た複数個の和回路と、上記積和信号を入力し、この中に
含まれる記憶素子の内容によって積和信号またはこれの
否定を出力する回路と制御回路からの信号に応じて記憶
素子への書込みを行なう回路を備えた複数個の否定回路
と、各積和回路、和回路、否定回路中の記憶素子への書
込みを行な５制御回路とによって構成され、これらの記
憶素子の内容を動作時に設定する事により複数の入力信
号に対する任意の論理回路を形成するようにしたことを
特徴とする汎用論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193483A JPS59207743A (ja) | 1983-05-11 | 1983-05-11 | 汎用論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193483A JPS59207743A (ja) | 1983-05-11 | 1983-05-11 | 汎用論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207743A true JPS59207743A (ja) | 1984-11-24 |
Family
ID=13760306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193483A Pending JPS59207743A (ja) | 1983-05-11 | 1983-05-11 | 汎用論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192125A (ja) * | 1985-02-14 | 1986-08-26 | インテル・コ−ポレ−シヨン | ソフトウエアでプログラム可能な論理アレイ |
| JPS63240621A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | ダイナミツク・プログラマブル・ロジツク装置 |
-
1983
- 1983-05-11 JP JP8193483A patent/JPS59207743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192125A (ja) * | 1985-02-14 | 1986-08-26 | インテル・コ−ポレ−シヨン | ソフトウエアでプログラム可能な論理アレイ |
| JPS63240621A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | ダイナミツク・プログラマブル・ロジツク装置 |
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