JPS58218230A - 遅延時間選定回路 - Google Patents
遅延時間選定回路Info
- Publication number
- JPS58218230A JPS58218230A JP57100431A JP10043182A JPS58218230A JP S58218230 A JPS58218230 A JP S58218230A JP 57100431 A JP57100431 A JP 57100431A JP 10043182 A JP10043182 A JP 10043182A JP S58218230 A JPS58218230 A JP S58218230A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- delay
- circuits
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/0026—Layout of the delay element using circuits having two logic levels using memories or FIFO's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）技術の背景
本発明は、情報処理装置におけるクロック調整や、広く
信号を遅延させる必要のある一般の回路に用いる遅延時
間付与回路に係り、特に複数の遅延時間のうちから任意
の遅延時間を選定することのできる遅延時間選定回路に
関するものである。
信号を遅延させる必要のある一般の回路に用いる遅延時
間付与回路に係り、特に複数の遅延時間のうちから任意
の遅延時間を選定することのできる遅延時間選定回路に
関するものである。
（２）従来技術の問題点
従来の遅延時間付与回路はインダクタンス−キャパシタ
などから構成されるディレーラインや、第１図に示すよ
うなディレーライン１と波形整形用のバッファゲート２
を同一パッケージ内に内蔵したディレー回路などが知ら
れている。このようなディレー回路は、一つの入力端子
３に対し、それぞれ遅延時間を異にした複数の出力が得
られるように構成され、使用に際しては必要とする出力
端子４ｔ−選び、これ全第２図に示すように短絡回路を
用い、短絡回路のタップ間をワイヤーで結線して各デバ
イスに接続することが行われている。しかしながらこの
ような方法拡、ディレー回路のパッケージの外に短絡回
路のパッケージが必要で広い装着スペースを必要とする
ので、今日の大規模な集積化の傾向に反するのみならず
、短絡回路を用いて一つのタップを一旦選択してしまう
と後にタップの変更を行うのは困難で、タップを適用に
選定しながら機器の調整を行うには極めて不便であった
。
などから構成されるディレーラインや、第１図に示すよ
うなディレーライン１と波形整形用のバッファゲート２
を同一パッケージ内に内蔵したディレー回路などが知ら
れている。このようなディレー回路は、一つの入力端子
３に対し、それぞれ遅延時間を異にした複数の出力が得
られるように構成され、使用に際しては必要とする出力
端子４ｔ−選び、これ全第２図に示すように短絡回路を
用い、短絡回路のタップ間をワイヤーで結線して各デバ
イスに接続することが行われている。しかしながらこの
ような方法拡、ディレー回路のパッケージの外に短絡回
路のパッケージが必要で広い装着スペースを必要とする
ので、今日の大規模な集積化の傾向に反するのみならず
、短絡回路を用いて一つのタップを一旦選択してしまう
と後にタップの変更を行うのは困難で、タップを適用に
選定しながら機器の調整を行うには極めて不便であった
。
本発明は、このような欠点全解消し、装着スペースが／
Ｊ・さくしかも異なる遅延時間を任意に選定することが
でき、しかも選定後も自由にその選定を変更することが
でき、また任意の複数のタップから同時に出力をとシ出
すこともできる遅延時間選定回路を提供するものである
。
Ｊ・さくしかも異なる遅延時間を任意に選定することが
でき、しかも選定後も自由にその選定を変更することが
でき、また任意の複数のタップから同時に出力をとシ出
すこともできる遅延時間選定回路を提供するものである
。
（３）発明の構成
本発明の構成は、特許請求の範囲に記載のとおりでおり
、遅延回路と、メモリ回路と遅延回路の出力とメモリ回
路の出力を合成して出力端子に出力する複数の論理回路
を同一パッケージ内に装着してあり、メモリ回路にアド
レス情報番人力して、前記出力端子の出力を制御するよ
うになっている。
、遅延回路と、メモリ回路と遅延回路の出力とメモリ回
路の出力を合成して出力端子に出力する複数の論理回路
を同一パッケージ内に装着してあり、メモリ回路にアド
レス情報番人力して、前記出力端子の出力を制御するよ
うになっている。
（４）発明の実施例
第３図に本発明の一つの実施例を示す。
該実施例の遅延時間選定回路は、パッケージ５にディレ
ー回路７、ＲＯＭ（リードオンリメモリ）回路？、論理
回路１２を内蔵しており、入力端子６から入力した信号
はバッファゲート１４を経て整形されディレー回路７に
入力される。ディレー回路７は一つの入力に対し、複数
の異なった遅延時間を、与えるように構成されｎ個の出
力端を有しそれぞれの出力端は波形整形用のバッファゲ
ート１５を通じアンド回路１２の一方の入力端に入力さ
れる。ＲＯＭ回路９はｎ個のアドレス信号入力線を有し
、入力されるアドレス信号に従い、ｎビットの信号とし
て信号線１１に出力される。該ｎビットの信号はアンド
回路１２の他の一方の入力端に入力され、信号線１１上
の信号が０でｂるときはディレー回路からの出力信号は
出方１′端子１５には出力されず、信号□、。
ー回路７、ＲＯＭ（リードオンリメモリ）回路？、論理
回路１２を内蔵しており、入力端子６から入力した信号
はバッファゲート１４を経て整形されディレー回路７に
入力される。ディレー回路７は一つの入力に対し、複数
の異なった遅延時間を、与えるように構成されｎ個の出
力端を有しそれぞれの出力端は波形整形用のバッファゲ
ート１５を通じアンド回路１２の一方の入力端に入力さ
れる。ＲＯＭ回路９はｎ個のアドレス信号入力線を有し
、入力されるアドレス信号に従い、ｎビットの信号とし
て信号線１１に出力される。該ｎビットの信号はアンド
回路１２の他の一方の入力端に入力され、信号線１１上
の信号が０でｂるときはディレー回路からの出力信号は
出方１′端子１５には出力されず、信号□、。
線１１上のイ百号が１であるときはディレー回路の出力
信号が出力端子１５に出力されることになる。ＲＯＭ回
路のアドレス毎の記憶内容を予め適宜設定しておくこと
により、アドレス信号を入力することで、ディレー回路
の出力は任意にコントロールすることができる。
信号が出力端子１５に出力されることになる。ＲＯＭ回
路のアドレス毎の記憶内容を予め適宜設定しておくこと
により、アドレス信号を入力することで、ディレー回路
の出力は任意にコントロールすることができる。
例えば、ＲＯＭ上の１番地の記憶内容ｉＲ０Ｍのｎビッ
トの出力のうちの一つのみ１となり他の出力を０となる
ようにセットしておけば、当該１の出力に対応する出力
端子にのみ出力信号が現れ、ｎビットの出力のうちの適
当な二つのみ１となるようにセットしておけば該二つの
出力に対応する出力端子に出力信号が現れるなどこのよ
うな組み合わせはＲＯＭの記憶容量に応じて何種類も設
定することができる。従って特定の出力端子からのみ出
力を取り出すことも、複数の適当な出力端子から出力を
取り出すことも自在にできる。
トの出力のうちの一つのみ１となり他の出力を０となる
ようにセットしておけば、当該１の出力に対応する出力
端子にのみ出力信号が現れ、ｎビットの出力のうちの適
当な二つのみ１となるようにセットしておけば該二つの
出力に対応する出力端子に出力信号が現れるなどこのよ
うな組み合わせはＲＯＭの記憶容量に応じて何種類も設
定することができる。従って特定の出力端子からのみ出
力を取り出すことも、複数の適当な出力端子から出力を
取り出すことも自在にできる。
（５）発明の詳細
な説明したとおり、本発明の遅延時間選定回路は極めて
小型であり、装着スペースが小さくて済み、異なる遅延
時間を任意に選定できるうえ、複数の出力を同時に取り
出すこともまた選定後その変更をすることも可能である
など多くの利点がある。
小型であり、装着スペースが小さくて済み、異なる遅延
時間を任意に選定できるうえ、複数の出力を同時に取り
出すこともまた選定後その変更をすることも可能である
など多くの利点がある。
第１図は従来のディレー回路の例を示す図、第２図は従
来のディレー回路の出力端子を選定する方式を示す図、
第３図は本発明の実施例を示す図である。 １・・・ディレーライン、２・・・バッファゲート、３
・・・入力端子、４・・・出力端子、５・・・パッケー
ジ、６・・・入力端子、７・・・ディレー回路、８・・
・ディレー回路の出力端子、９・・・ＲＯＭ回路、１０
・・・アドレス信号端子、１１・・・信号線、１２・・
・アンド回路、１５・・・出力端子、１４・・・バツフ
ァゲート夏゛°、：
来のディレー回路の出力端子を選定する方式を示す図、
第３図は本発明の実施例を示す図である。 １・・・ディレーライン、２・・・バッファゲート、３
・・・入力端子、４・・・出力端子、５・・・パッケー
ジ、６・・・入力端子、７・・・ディレー回路、８・・
・ディレー回路の出力端子、９・・・ＲＯＭ回路、１０
・・・アドレス信号端子、１１・・・信号線、１２・・
・アンド回路、１５・・・出力端子、１４・・・バツフ
ァゲート夏゛°、：
Claims (1)
- 入力端子から入力する入力信号に対し複数の異なつ几遅
延時間全与えて出力する遅延回路と、アドレス情報によ
って複数の２値情報を出力するメモリ回路と、前記遅延
回路の出力と前記メモリ回路の出力を合成し該合成情報
を出−力端子に出力する複数の論理回路を同一パッケー
ジ内に装着して成り、前記メモリ回路のアドレス情報に
よって前記出力端子の出力を制御することを特徴とする
遅延時間選定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100431A JPS58218230A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100431A JPS58218230A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218230A true JPS58218230A (ja) | 1983-12-19 |
Family
ID=14273759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100431A Pending JPS58218230A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598570A1 (fr) * | 1986-05-09 | 1987-11-13 | Us Energy | Circuit retardateur numerique |
| JPS6418836U (ja) * | 1987-07-23 | 1989-01-30 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
-
1982
- 1982-06-11 JP JP57100431A patent/JPS58218230A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598570A1 (fr) * | 1986-05-09 | 1987-11-13 | Us Energy | Circuit retardateur numerique |
| JPS6418836U (ja) * | 1987-07-23 | 1989-01-30 | ||
| JPH0619219Y2 (ja) * | 1987-07-23 | 1994-05-18 | 横河電機株式会社 | プログラマブルディレ−回路 |
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