JPS61133458A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御用メモリが記憶した内容により外部に接
続された装置を制御する装置に関する。

特に、このメモリの内容を高速で続出しおよび書込みを
行う回路に関する。

本発明は、一般的な装置のほか、時分割多元接続通信の
バーストプラン制御、マルチビーム無線通信のマイクロ
波スイッチ制御などのマイクロプロセッサを兼用する装
置に利用するに適する。

〔従来の技術〕

第４図は、従来例メモリ制御回路のブロック構成図を示
す。

制御ランダムアクセスメモリ１１−１ないし１１−ｍの
記憶内容は、続出し計数回路１４が出力した番地信号に
より、データバッファ１３−１ないし１３−ｍを介して
外部に接続された装置に出力され、その装置の制御に用
いられる。

これらの制御ランダムアクセスメモリ１１−１ないし１
１１の記憶内容の変更および記憶内容によるデータ処理
のために、内部ランダムアクセスメモリ２との間でデー
タの転送を行うことができる。この制御は、マイクロプ
ロセッサ（ＣＰＵ）１が入出力ボート５を介して行って
いる。

第５図に内部ランダムアクセスメモリ２からのデータ出
力の制御のフローチャートを示し、第６図に入力制御の
フローチャートを示す。

Ｃ発明が解決しようとする、問題点〕 しかし、このような従来例のメモリ制御回路では、制御
ランダムアクセスメモリ１１−１ないし１１−ｍの書込
みおよび読出しは、全てＣＰＵＩが入出力ボートを介し
て制御している。このため、ＣＰＵ１が続出しおよび書
込みに占有される時間が多くなり、他の仕事に時間的な
制約が生じる欠点があった。

本発明は、以上の欠点を解決し、制御用ランダムアクセ
スメモリのデータの読出しおよび書込みを、ＣＰＵの占
有時間が少なく、しかも高速で実行できるメモリ制御回
路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のメモリ制御回路は、外部に接続された装置を制
御するためのデータを記憶する複数の制御ランダムアク
セスメモリと、この複数の制御ランダムアクセスメモリ
との間でデータの転送を行う内部ランダムアクセスメモ
リと、この複数の制御ランダムアクセスメモリから外部
へデータを送出する手段と、この複数の制御ランダムア
クセスメモリと上記内部ランダムアクセスメモリとの間
でデータを転送する手段と、上記送出する手段および上
記転送する手段を制御するマイクロプロセッサとを備え
たメモリ制御回路において、上記転送する手段は、上記
マイクロプロセッサに起動され、このマイクロプロセッ
サとは別に設けられた回路として、上記複数の制御ラン
ダムアクセスメモリを自動的に順次選択して読出しまた
は書込み可能な状態にする手段と、上記複数の制御ラン
ダムアクセスメモリに与える番地信号を自動的に発生す
る手段とを含むことを特徴とする。

（作用〕 従来マイクロプロセッサが実行していたランダムアクセ
スメモリへのアクセスおよびこのランダムアクセスメモ
リの番地信号の生成を、マイクロプロセッサとは別のハ
ードウェアにより行う。

〔実施例〕

第１図は本発明実施例メモリ制御回路のブロック構成図
である。

マイクロプロセッサ（ＣＰＵ）１は、内部ランダムアク
セスメモリ２および読出し専用メモリ３に接続され、さ
らに、メモリアクセス制御部４および入出力ボート５に
接続される。

メモリアクセス制御部４のデータ端子０＾ＴＡは、デー
タバッファ６の第一のデータ端子Ａに接続される。メモ
リアクセス制御部４のメモリ読出し端子ＭＲＤは、選択
回路９の入力端子（＋ｗ＋１）Ａ、データバッファ６の
方向設定端子ＤＩＲおよびデータバッファ１２−１ない
し１２−ｍの方向設定端子ＤＩＲに接続される。メモリ
アクセス制御部４の読出し可能端子ＭＤは、選択回路９
の入力端子（ｍ＋２）Ａに接続される。メモリアクセス
制御部４の番地端子ＡＤＲは番地選択回路１０の入力端
子Ａに接続される。

入出力ボート５は、番地選択回路１０の選択端子Ｓ、選
択回路９の選択端子Ｓおよびデータバッファ１３−１な
いし１３−の選択端子Ｇに接続される。

データバッファ６の第二のデータ端子Ｂは、データバッ
ファ１２−１ないし１２−ｍの第一のデータ端子Ａに接
続される。データバッファ６の選択端子Ｇにはデコーダ
７の出力端子が接続される。

デコーダ７および番地デコーダ８の入力端子には、番地
選択回路１０の出力端子Ｙが接続される。

番地デコーダ８のｍ本の出力は、それぞれ制御ランダム
アクセスメモリ１１−１ないし１１−ｍおよび選択回路
９の入力端子ＩＡないしくｍ＋１）Ａに接続される。

選択回路９の入力端子ＩＢないしくｓ＋＋１）Ｂは接地
され、入力端子（ｍ＋２）　Ｂは＋５ｖの電圧が供給さ
れる０選択回路９の出力端子ＩＹないしｍＹは、それぞ
れ制御ランダムアクセスメモリ１１−１ないし１１−鋼
のチップセレクト端子ＣＳに接続される０選択回路９の
出力端子（ｍ＋１）Ｙは、制御ランダムアクセスメモリ
１１−１ないし１１−ｍの読出し端子Ｒ［ｌに接続され
る。選択回路９の出力端子（＋ｗ＋２）Ｙは、制御ラン
ダムアクセスメモリ１１−１ないし１１−＋＋＋の書込
み端子ＷＲに接続される。

番地選択回路１０の第二の入力端子Ｂは、続出し計数回
路１４の出力端子Ｑが接続される。番地選択回路１０の
出力端子Ｙは、制御ランダムアクセスメモリ１１−１な
いし１１−ａ＋の番地端子Ａに接続される。

制御ランダムアクセスメモリ１１−ｎの入出力端子Ｉ１
０は、データバッファ１２−ｎのデータ端子Ｂおよびデ
ータバッファ１３−ｎのデータ端子Ａに接続される。こ
こでｎ＝Ｌ　２、−１ｍである。

データバッファ１３−１ないし１３−ｍのデータ端子Ｙ
は、外部の装置に接続される。読出し計数回路１４のク
ロック端子ＣＬＫは、外部のクロックに接続される。

内部ランダムアクセスメモリ２から制御ランダムアクセ
スメモリー１−１ないし１１−ｍへのデータの転送につ
いて説明する。

このときには、メモリアクセス制御部４のメモリ書込み
端子ＭＷＲの出力が「有効」となり、メモリ読出し端子
ＭＲＤの出力が「無効」となる。メモリ読出し端子ＭＲ
Ｄの出力が「無効」であることにより、データバッファ
１２−１ないし１２−ｓのデータ端子Ａから入力された
データがデータ端子Ｂから出力される。このときには、
入出力ボート５の出力信号が「無効」となっている。こ
のため、選択回路９の入力端子ＩＡないしく＋ｗ＋２）
八から入力された信号が、出力端子ＩＹないし軸＋２）
Ｙに出力される。同□ 様に、番地選択回路１０の入力端子Ａから入力された信
号が出力端子Ｙに出力され、データバッファ１３−１な
いし１３−ｍの出力端子Ｙにはデータが出力されない。

メモリアクセス制御部４の番地端子ＡＤＨから出力され
た番地信号は、番地選択回路１０を通過して制御ランダ
ムアクセスメモリ１１−１ないし１１−ｍ、デコーダ７
および番地デコーダ８に入力される。デコーダ７は、制
御ランダムアクセスメモリ１１−１ないし１１−僧にア
クセスする間だけ、データバッファ６のデータ入出力を
有効にする。番地デコーダ８は、番地信号内のｍビット
をデコードして、２″１本のデコード信号を発生する。

このデコード信号により、ランダムアクセスメモリ１１
−ｎおよびデータバッファ１２−ｎ　（ｎ　−１，２、
−、ｍ）の組が、順次「有効」となる。これにより、内
部ランダムアクセスメモリ２のデータが、制御ランダム
アクセスメモリ１１−１ないし１１−ｍに転送される。

このデータ転送には、ＣＰＵＩは介在しない。制御ラン
ダムアクセスメモ１月１−１ないし１１−ｍは、それぞ
れ一度に１バイトのデータを記憶するので、合計でｍバ
イトのデータが転送される。

次に、制御ランダムアクセスメモリ１１−１ないし１１
−一から内部ランダムアクセスメモリ２へのデータの転
送について説明する。

このときには、メモリアクセス制御部４のメモリ書込み
端子ＭＷＲの出力が「無効」となり、メモリ読出し端子
ＭＲＤの出力が「有効」となる。メモリ続出し端子ＭＲ
Ｄの出力が「有効」であることにより、データバッファ
１２−１ないし１２−ｍのデータ端子Ｂから入力された
データがデータ端子Ａから出力される。したがって、制
御ランダムアクセスメモリ１１−１ないし１１−ｎ＋へ
の転送と同様の動作により、ｍバイトのデータが内部ラ
ンダムアクセスメモリ２に転送される。

制御ランダムアクセスメモリ１１−１ないし１１−…か
ら外部の装置へのデータ転送は、ＣＰＵＩの制御により
、入出力ボート５の出力が「有効」となるることにより
実行される。入出力ボート５の出力が「有効」となるこ
とにより、番地選択回路１０は読出し計数回路１４から
入力された番地信号を出力し、選択回路９は入力端子Ｉ
Ｂないしくｍ＋２）からの信号を出力し、データバッフ
ァ１３−１ないし１３−ｍの出力端子Ｙからデータを出
力できる状態となる。

選択回路９の入力端子ＩＢないしくｍ＋１）Ｂは接地さ
れているので、制御ランダムアクセスメモリ１１−１な
いし１１−ｍが全て読出し可能となる（チップセレクト
信号および読出し信号はｒＯＪで「有効Ｊ）。

入力端子（ｍ＋２）は＋５■が供給され、制御ランダム
アクセスメモリ１１−１ないし１１−ｍへの書込みが禁
止される（書込み信号は「１」で「無効」）。続出し計
数回路１４は、外部の装置からのクロック信号により駆
動されて、読出し番地を出力する。これにより、制御ラ
ンダムアクセスメモ１月１−１ないし１１−ｍのデータ
が、データバッフｙ　１３−１ないし１３−ｍを介して
外部の装置に出力される。

第２図は、ＣＰＵＩの制御を示すフローチャートである
。

ＣＰＵＩは、メモリアクセス制御部４に対してデータ転
送を指令し、転送元の開始番地、転送先の開始番地およ
び転送するバイト数を指定する。

これにより、内部ランダムアクセスメモリ２と制御ラン
ダムアクセスメモリ１１，１ないし１１−ｍとの間のデ
ータ転送を、メモリアクセス制御部４が制御する。

第３図は、内部ランダムアクセスメモリ２と制御ランダ
ムアクセスメモ＋７１１−１ないし１１−慣との記憶デ
ータの構造を示す図である。

内部ランダムアクセスメモリ２は、ｍビットを一つの単
位（イベント）として記憶する。すなわち、イベント１
としてデータＡ　１１、Ａ　１２−・・Ａｌｍ、イベン
ト２としてデータＡ２いＡ　ｔ　ｒ−’　Ａ　ｚ　＊、
を記憶する。これに対して、制御ランダムアクセスメモ
リ１１−１ないし１１−ｍは、一つのイベントに対して
１ビツトのデータを記憶する。すなわち、制御ランダム
アクセスメモリ１１−１は、データＡｌいＡｚｌ−・Ａ
□−・を記憶し、制御ランダムアクセスメモリ１１−２
は、データＡ　、ｔ　％　Ａ　ｚ　ｚ−＝　Ａ　ｎ　ｚ
−’を記憶する。

したがって、例えば内部ランダムアクセスメモリ２のデ
ータを制御ランダムアクセスメモリ１１−１ないし１１
−＋ｗに転送する場合には、内部ランダムアクセスメモ
リ２のデータを読出して、１バイトずつ順次制御ランダ
ムアクセスメモリ１１−１ないし１１．−　ｔａに書込
みを行い、ｍ番目の制御ランダムアクセスメモ１月１−
慣に書込みが終了すると、再び最初の制御ランダムアク
セスメモリ１１−１に書込みを行い、これを繰り返す。

すなわち、ｍバイトのデータを一つの単位として、制御
ランダムアクセスメモリ１１−１ないし１１−ｍに１バ
イトずつ分配する。制御ランダムアクセスメモリ１１−
１ないし１１−ｍから内部ランダムアクセスメモリ２へ
のデータ転送の場合には、制御ランダムアクセスメモリ
１１−１ないし１１−鱗から１バイトずつ読出し、内部
ランダムアクセスメモリ２に多重転送する。

〔発明の効果〕

以上説明したように、本発明によればマイクロプロセッ
サの負担が軽減され、メモリの書込みおよび読出しを高
速化できる効果がある。本発明のメモリ制御回路は、通
常は同じメモリパターンに従って動作し、定期的あるい
は任意にメモリパターンを変更する必要のある制御装置
、例えば時分割多元接続通信におけるバーストプランの
制御や、マルチビーム通信におけるマイクロ波スイッチ
・マトリクスの切り替えパターン制御等の高速化および
これを制御するマイクロプロセッサの空き時間の有効活
用に大きな効果がある。

【図面の簡単な説明】

第１図は本発明実施例メモリ制御回路のブロック構成図
。 第２図はＣＰＵによる制御の流れ図。 第３図はデータの構造図。 第４図は従来例メモリ制御回路のブロック構成図。 第５図はデータ出力の制御の流れ図。 第６図はデータ入力の制御の流れ図。 １・・・マイクロプロセッサ、２・・・内部ランダムア
クセスメモリ、３・・・読出し専用メモリ、４・・・メ
モリアクセス制御部、５・・・入出力ボート、６・・・
データバッファ、７・・・デコーダ、８・・・番地デコ
ーダ、９・・・選択回路、１０・・・番地選択回路、１
１−１〜１１−ｍ・・・制御ランダムアクセスメモリ、
１２−１〜１２−１１＋、１３−１〜１３−ｍ・・・デ
ータバッファ、１４・・・読出し計数回路。

Claims (1)

【特許請求の範囲】
1. （１）外部に接続された装置を制御するためのデータを
   記憶する複数の制御ランダムアクセスメモリ（１１−１
   〜１１−ｍ）と、 この複数の制御ランダムアクセスメモリとの間でデータ
   の転送を行う内部ランダムアクセスメモリ（２）と、 この複数の制御ランダムアクセスメモリから外部へデー
   タを送出する手段と、 この複数の制御ランダムアクセスメモリと上記内部ラン
   ダムアクセスメモリとの間でデータを転送する手段と、 上記送出する手段および上記転送する手段を制御するマ
   イクロプロセッサ（１）と を備えたメモリ制御回路において、 上記転送する手段は、上記マイクロプロセッサに起動さ
   れ、このマイクロプロセッサとは別に設けられた回路と
   して、 上記複数の制御ランダムアクセスメモリを自動的に順次
   選択して読出しまたは書込み可能な状態にする手段と、 上記複数の制御ランダムアクセスメモリに与える番地信
   号を自動的に発生する手段と を含む ことを特徴とするメモリ制御回路。