JPS61133458A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS61133458A JPS61133458A JP25444484A JP25444484A JPS61133458A JP S61133458 A JPS61133458 A JP S61133458A JP 25444484 A JP25444484 A JP 25444484A JP 25444484 A JP25444484 A JP 25444484A JP S61133458 A JPS61133458 A JP S61133458A
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminal
- random access
- memory
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御用メモリが記憶した内容により外部に接
続された装置を制御する装置に関する。
続された装置を制御する装置に関する。
特に、このメモリの内容を高速で続出しおよび書込みを
行う回路に関する。
行う回路に関する。
本発明は、一般的な装置のほか、時分割多元接続通信の
バーストプラン制御、マルチビーム無線通信のマイクロ
波スイッチ制御などのマイクロプロセッサを兼用する装
置に利用するに適する。
バーストプラン制御、マルチビーム無線通信のマイクロ
波スイッチ制御などのマイクロプロセッサを兼用する装
置に利用するに適する。
第4図は、従来例メモリ制御回路のブロック構成図を示
す。
す。
制御ランダムアクセスメモリ11−1ないし11−mの
記憶内容は、続出し計数回路14が出力した番地信号に
より、データバッファ13−1ないし13−mを介して
外部に接続された装置に出力され、その装置の制御に用
いられる。
記憶内容は、続出し計数回路14が出力した番地信号に
より、データバッファ13−1ないし13−mを介して
外部に接続された装置に出力され、その装置の制御に用
いられる。
これらの制御ランダムアクセスメモリ11−1ないし1
11の記憶内容の変更および記憶内容によるデータ処理
のために、内部ランダムアクセスメモリ2との間でデー
タの転送を行うことができる。この制御は、マイクロプ
ロセッサ(CPU)1が入出力ボート5を介して行って
いる。
11の記憶内容の変更および記憶内容によるデータ処理
のために、内部ランダムアクセスメモリ2との間でデー
タの転送を行うことができる。この制御は、マイクロプ
ロセッサ(CPU)1が入出力ボート5を介して行って
いる。
第5図に内部ランダムアクセスメモリ2からのデータ出
力の制御のフローチャートを示し、第6図に入力制御の
フローチャートを示す。
力の制御のフローチャートを示し、第6図に入力制御の
フローチャートを示す。
C発明が解決しようとする、問題点〕
しかし、このような従来例のメモリ制御回路では、制御
ランダムアクセスメモリ11−1ないし11−mの書込
みおよび読出しは、全てCPUIが入出力ボートを介し
て制御している。このため、CPU1が続出しおよび書
込みに占有される時間が多くなり、他の仕事に時間的な
制約が生じる欠点があった。
ランダムアクセスメモリ11−1ないし11−mの書込
みおよび読出しは、全てCPUIが入出力ボートを介し
て制御している。このため、CPU1が続出しおよび書
込みに占有される時間が多くなり、他の仕事に時間的な
制約が生じる欠点があった。
本発明は、以上の欠点を解決し、制御用ランダムアクセ
スメモリのデータの読出しおよび書込みを、CPUの占
有時間が少なく、しかも高速で実行できるメモリ制御回
路を提供することを目的とする。
スメモリのデータの読出しおよび書込みを、CPUの占
有時間が少なく、しかも高速で実行できるメモリ制御回
路を提供することを目的とする。
本発明のメモリ制御回路は、外部に接続された装置を制
御するためのデータを記憶する複数の制御ランダムアク
セスメモリと、この複数の制御ランダムアクセスメモリ
との間でデータの転送を行う内部ランダムアクセスメモ
リと、この複数の制御ランダムアクセスメモリから外部
へデータを送出する手段と、この複数の制御ランダムア
クセスメモリと上記内部ランダムアクセスメモリとの間
でデータを転送する手段と、上記送出する手段および上
記転送する手段を制御するマイクロプロセッサとを備え
たメモリ制御回路において、上記転送する手段は、上記
マイクロプロセッサに起動され、このマイクロプロセッ
サとは別に設けられた回路として、上記複数の制御ラン
ダムアクセスメモリを自動的に順次選択して読出しまた
は書込み可能な状態にする手段と、上記複数の制御ラン
ダムアクセスメモリに与える番地信号を自動的に発生す
る手段とを含むことを特徴とする。
御するためのデータを記憶する複数の制御ランダムアク
セスメモリと、この複数の制御ランダムアクセスメモリ
との間でデータの転送を行う内部ランダムアクセスメモ
リと、この複数の制御ランダムアクセスメモリから外部
へデータを送出する手段と、この複数の制御ランダムア
クセスメモリと上記内部ランダムアクセスメモリとの間
でデータを転送する手段と、上記送出する手段および上
記転送する手段を制御するマイクロプロセッサとを備え
たメモリ制御回路において、上記転送する手段は、上記
マイクロプロセッサに起動され、このマイクロプロセッ
サとは別に設けられた回路として、上記複数の制御ラン
ダムアクセスメモリを自動的に順次選択して読出しまた
は書込み可能な状態にする手段と、上記複数の制御ラン
ダムアクセスメモリに与える番地信号を自動的に発生す
る手段とを含むことを特徴とする。
(作用〕
従来マイクロプロセッサが実行していたランダムアクセ
スメモリへのアクセスおよびこのランダムアクセスメモ
リの番地信号の生成を、マイクロプロセッサとは別のハ
ードウェアにより行う。
スメモリへのアクセスおよびこのランダムアクセスメモ
リの番地信号の生成を、マイクロプロセッサとは別のハ
ードウェアにより行う。
第1図は本発明実施例メモリ制御回路のブロック構成図
である。
である。
マイクロプロセッサ(CPU)1は、内部ランダムアク
セスメモリ2および読出し専用メモリ3に接続され、さ
らに、メモリアクセス制御部4および入出力ボート5に
接続される。
セスメモリ2および読出し専用メモリ3に接続され、さ
らに、メモリアクセス制御部4および入出力ボート5に
接続される。
メモリアクセス制御部4のデータ端子0^TAは、デー
タバッファ6の第一のデータ端子Aに接続される。メモ
リアクセス制御部4のメモリ読出し端子MRDは、選択
回路9の入力端子(+w+1)A、データバッファ6の
方向設定端子DIRおよびデータバッファ12−1ない
し12−mの方向設定端子DIRに接続される。メモリ
アクセス制御部4の読出し可能端子MDは、選択回路9
の入力端子(m+2)Aに接続される。メモリアクセス
制御部4の番地端子ADRは番地選択回路10の入力端
子Aに接続される。
タバッファ6の第一のデータ端子Aに接続される。メモ
リアクセス制御部4のメモリ読出し端子MRDは、選択
回路9の入力端子(+w+1)A、データバッファ6の
方向設定端子DIRおよびデータバッファ12−1ない
し12−mの方向設定端子DIRに接続される。メモリ
アクセス制御部4の読出し可能端子MDは、選択回路9
の入力端子(m+2)Aに接続される。メモリアクセス
制御部4の番地端子ADRは番地選択回路10の入力端
子Aに接続される。
入出力ボート5は、番地選択回路10の選択端子S、選
択回路9の選択端子Sおよびデータバッファ13−1な
いし13−の選択端子Gに接続される。
択回路9の選択端子Sおよびデータバッファ13−1な
いし13−の選択端子Gに接続される。
データバッファ6の第二のデータ端子Bは、データバッ
ファ12−1ないし12−mの第一のデータ端子Aに接
続される。データバッファ6の選択端子Gにはデコーダ
7の出力端子が接続される。
ファ12−1ないし12−mの第一のデータ端子Aに接
続される。データバッファ6の選択端子Gにはデコーダ
7の出力端子が接続される。
デコーダ7および番地デコーダ8の入力端子には、番地
選択回路10の出力端子Yが接続される。
選択回路10の出力端子Yが接続される。
番地デコーダ8のm本の出力は、それぞれ制御ランダム
アクセスメモリ11−1ないし11−mおよび選択回路
9の入力端子IAないしくm+1)Aに接続される。
アクセスメモリ11−1ないし11−mおよび選択回路
9の入力端子IAないしくm+1)Aに接続される。
選択回路9の入力端子IBないしくs++1)Bは接地
され、入力端子(m+2) Bは+5vの電圧が供給さ
れる0選択回路9の出力端子IYないしmYは、それぞ
れ制御ランダムアクセスメモリ11−1ないし11−鋼
のチップセレクト端子CSに接続される0選択回路9の
出力端子(m+1)Yは、制御ランダムアクセスメモリ
11−1ないし11−mの読出し端子R[lに接続され
る。選択回路9の出力端子(+w+2)Yは、制御ラン
ダムアクセスメモリ11−1ないし11−+++の書込
み端子WRに接続される。
され、入力端子(m+2) Bは+5vの電圧が供給さ
れる0選択回路9の出力端子IYないしmYは、それぞ
れ制御ランダムアクセスメモリ11−1ないし11−鋼
のチップセレクト端子CSに接続される0選択回路9の
出力端子(m+1)Yは、制御ランダムアクセスメモリ
11−1ないし11−mの読出し端子R[lに接続され
る。選択回路9の出力端子(+w+2)Yは、制御ラン
ダムアクセスメモリ11−1ないし11−+++の書込
み端子WRに接続される。
番地選択回路10の第二の入力端子Bは、続出し計数回
路14の出力端子Qが接続される。番地選択回路10の
出力端子Yは、制御ランダムアクセスメモリ11−1な
いし11−a+の番地端子Aに接続される。
路14の出力端子Qが接続される。番地選択回路10の
出力端子Yは、制御ランダムアクセスメモリ11−1な
いし11−a+の番地端子Aに接続される。
制御ランダムアクセスメモリ11−nの入出力端子I1
0は、データバッファ12−nのデータ端子Bおよびデ
ータバッファ13−nのデータ端子Aに接続される。こ
こでn=L 2、−1mである。
0は、データバッファ12−nのデータ端子Bおよびデ
ータバッファ13−nのデータ端子Aに接続される。こ
こでn=L 2、−1mである。
データバッファ13−1ないし13−mのデータ端子Y
は、外部の装置に接続される。読出し計数回路14のク
ロック端子CLKは、外部のクロックに接続される。
は、外部の装置に接続される。読出し計数回路14のク
ロック端子CLKは、外部のクロックに接続される。
内部ランダムアクセスメモリ2から制御ランダムアクセ
スメモリー1−1ないし11−mへのデータの転送につ
いて説明する。
スメモリー1−1ないし11−mへのデータの転送につ
いて説明する。
このときには、メモリアクセス制御部4のメモリ書込み
端子MWRの出力が「有効」となり、メモリ読出し端子
MRDの出力が「無効」となる。メモリ読出し端子MR
Dの出力が「無効」であることにより、データバッファ
12−1ないし12−sのデータ端子Aから入力された
データがデータ端子Bから出力される。このときには、
入出力ボート5の出力信号が「無効」となっている。こ
のため、選択回路9の入力端子IAないしく+w+2)
八から入力された信号が、出力端子IYないし軸+2)
Yに出力される。同□ 様に、番地選択回路10の入力端子Aから入力された信
号が出力端子Yに出力され、データバッファ13−1な
いし13−mの出力端子Yにはデータが出力されない。
端子MWRの出力が「有効」となり、メモリ読出し端子
MRDの出力が「無効」となる。メモリ読出し端子MR
Dの出力が「無効」であることにより、データバッファ
12−1ないし12−sのデータ端子Aから入力された
データがデータ端子Bから出力される。このときには、
入出力ボート5の出力信号が「無効」となっている。こ
のため、選択回路9の入力端子IAないしく+w+2)
八から入力された信号が、出力端子IYないし軸+2)
Yに出力される。同□ 様に、番地選択回路10の入力端子Aから入力された信
号が出力端子Yに出力され、データバッファ13−1な
いし13−mの出力端子Yにはデータが出力されない。
メモリアクセス制御部4の番地端子ADHから出力され
た番地信号は、番地選択回路10を通過して制御ランダ
ムアクセスメモリ11−1ないし11−m、デコーダ7
および番地デコーダ8に入力される。デコーダ7は、制
御ランダムアクセスメモリ11−1ないし11−僧にア
クセスする間だけ、データバッファ6のデータ入出力を
有効にする。番地デコーダ8は、番地信号内のmビット
をデコードして、2″1本のデコード信号を発生する。
た番地信号は、番地選択回路10を通過して制御ランダ
ムアクセスメモリ11−1ないし11−m、デコーダ7
および番地デコーダ8に入力される。デコーダ7は、制
御ランダムアクセスメモリ11−1ないし11−僧にア
クセスする間だけ、データバッファ6のデータ入出力を
有効にする。番地デコーダ8は、番地信号内のmビット
をデコードして、2″1本のデコード信号を発生する。
このデコード信号により、ランダムアクセスメモリ11
−nおよびデータバッファ12−n (n −1,2、
−、m)の組が、順次「有効」となる。これにより、内
部ランダムアクセスメモリ2のデータが、制御ランダム
アクセスメモリ11−1ないし11−mに転送される。
−nおよびデータバッファ12−n (n −1,2、
−、m)の組が、順次「有効」となる。これにより、内
部ランダムアクセスメモリ2のデータが、制御ランダム
アクセスメモリ11−1ないし11−mに転送される。
このデータ転送には、CPUIは介在しない。制御ラン
ダムアクセスメモ1月1−1ないし11−mは、それぞ
れ一度に1バイトのデータを記憶するので、合計でmバ
イトのデータが転送される。
ダムアクセスメモ1月1−1ないし11−mは、それぞ
れ一度に1バイトのデータを記憶するので、合計でmバ
イトのデータが転送される。
次に、制御ランダムアクセスメモリ11−1ないし11
−一から内部ランダムアクセスメモリ2へのデータの転
送について説明する。
−一から内部ランダムアクセスメモリ2へのデータの転
送について説明する。
このときには、メモリアクセス制御部4のメモリ書込み
端子MWRの出力が「無効」となり、メモリ読出し端子
MRDの出力が「有効」となる。メモリ続出し端子MR
Dの出力が「有効」であることにより、データバッファ
12−1ないし12−mのデータ端子Bから入力された
データがデータ端子Aから出力される。したがって、制
御ランダムアクセスメモリ11−1ないし11−n+へ
の転送と同様の動作により、mバイトのデータが内部ラ
ンダムアクセスメモリ2に転送される。
端子MWRの出力が「無効」となり、メモリ読出し端子
MRDの出力が「有効」となる。メモリ続出し端子MR
Dの出力が「有効」であることにより、データバッファ
12−1ないし12−mのデータ端子Bから入力された
データがデータ端子Aから出力される。したがって、制
御ランダムアクセスメモリ11−1ないし11−n+へ
の転送と同様の動作により、mバイトのデータが内部ラ
ンダムアクセスメモリ2に転送される。
制御ランダムアクセスメモリ11−1ないし11−…か
ら外部の装置へのデータ転送は、CPUIの制御により
、入出力ボート5の出力が「有効」となるることにより
実行される。入出力ボート5の出力が「有効」となるこ
とにより、番地選択回路10は読出し計数回路14から
入力された番地信号を出力し、選択回路9は入力端子I
Bないしくm+2)からの信号を出力し、データバッフ
ァ13−1ないし13−mの出力端子Yからデータを出
力できる状態となる。
ら外部の装置へのデータ転送は、CPUIの制御により
、入出力ボート5の出力が「有効」となるることにより
実行される。入出力ボート5の出力が「有効」となるこ
とにより、番地選択回路10は読出し計数回路14から
入力された番地信号を出力し、選択回路9は入力端子I
Bないしくm+2)からの信号を出力し、データバッフ
ァ13−1ないし13−mの出力端子Yからデータを出
力できる状態となる。
選択回路9の入力端子IBないしくm+1)Bは接地さ
れているので、制御ランダムアクセスメモリ11−1な
いし11−mが全て読出し可能となる(チップセレクト
信号および読出し信号はrOJで「有効J)。
れているので、制御ランダムアクセスメモリ11−1な
いし11−mが全て読出し可能となる(チップセレクト
信号および読出し信号はrOJで「有効J)。
入力端子(m+2)は+5■が供給され、制御ランダム
アクセスメモリ11−1ないし11−mへの書込みが禁
止される(書込み信号は「1」で「無効」)。続出し計
数回路14は、外部の装置からのクロック信号により駆
動されて、読出し番地を出力する。これにより、制御ラ
ンダムアクセスメモ1月1−1ないし11−mのデータ
が、データバッフy 13−1ないし13−mを介して
外部の装置に出力される。
アクセスメモリ11−1ないし11−mへの書込みが禁
止される(書込み信号は「1」で「無効」)。続出し計
数回路14は、外部の装置からのクロック信号により駆
動されて、読出し番地を出力する。これにより、制御ラ
ンダムアクセスメモ1月1−1ないし11−mのデータ
が、データバッフy 13−1ないし13−mを介して
外部の装置に出力される。
第2図は、CPUIの制御を示すフローチャートである
。
。
CPUIは、メモリアクセス制御部4に対してデータ転
送を指令し、転送元の開始番地、転送先の開始番地およ
び転送するバイト数を指定する。
送を指令し、転送元の開始番地、転送先の開始番地およ
び転送するバイト数を指定する。
これにより、内部ランダムアクセスメモリ2と制御ラン
ダムアクセスメモリ11,1ないし11−mとの間のデ
ータ転送を、メモリアクセス制御部4が制御する。
ダムアクセスメモリ11,1ないし11−mとの間のデ
ータ転送を、メモリアクセス制御部4が制御する。
第3図は、内部ランダムアクセスメモリ2と制御ランダ
ムアクセスメモ+711−1ないし11−慣との記憶デ
ータの構造を示す図である。
ムアクセスメモ+711−1ないし11−慣との記憶デ
ータの構造を示す図である。
内部ランダムアクセスメモリ2は、mビットを一つの単
位(イベント)として記憶する。すなわち、イベント1
としてデータA 11、A 12−・・Alm、イベン
ト2としてデータA2いA t r−’ A z *、
を記憶する。これに対して、制御ランダムアクセスメモ
リ11−1ないし11−mは、一つのイベントに対して
1ビツトのデータを記憶する。すなわち、制御ランダム
アクセスメモリ11−1は、データAlいAzl−・A
□−・を記憶し、制御ランダムアクセスメモリ11−2
は、データA 、t % A z z−= A n z
−’を記憶する。
位(イベント)として記憶する。すなわち、イベント1
としてデータA 11、A 12−・・Alm、イベン
ト2としてデータA2いA t r−’ A z *、
を記憶する。これに対して、制御ランダムアクセスメモ
リ11−1ないし11−mは、一つのイベントに対して
1ビツトのデータを記憶する。すなわち、制御ランダム
アクセスメモリ11−1は、データAlいAzl−・A
□−・を記憶し、制御ランダムアクセスメモリ11−2
は、データA 、t % A z z−= A n z
−’を記憶する。
したがって、例えば内部ランダムアクセスメモリ2のデ
ータを制御ランダムアクセスメモリ11−1ないし11
−+wに転送する場合には、内部ランダムアクセスメモ
リ2のデータを読出して、1バイトずつ順次制御ランダ
ムアクセスメモリ11−1ないし11.− taに書込
みを行い、m番目の制御ランダムアクセスメモ1月1−
慣に書込みが終了すると、再び最初の制御ランダムアク
セスメモリ11−1に書込みを行い、これを繰り返す。
ータを制御ランダムアクセスメモリ11−1ないし11
−+wに転送する場合には、内部ランダムアクセスメモ
リ2のデータを読出して、1バイトずつ順次制御ランダ
ムアクセスメモリ11−1ないし11.− taに書込
みを行い、m番目の制御ランダムアクセスメモ1月1−
慣に書込みが終了すると、再び最初の制御ランダムアク
セスメモリ11−1に書込みを行い、これを繰り返す。
すなわち、mバイトのデータを一つの単位として、制御
ランダムアクセスメモリ11−1ないし11−mに1バ
イトずつ分配する。制御ランダムアクセスメモリ11−
1ないし11−mから内部ランダムアクセスメモリ2へ
のデータ転送の場合には、制御ランダムアクセスメモリ
11−1ないし11−鱗から1バイトずつ読出し、内部
ランダムアクセスメモリ2に多重転送する。
ランダムアクセスメモリ11−1ないし11−mに1バ
イトずつ分配する。制御ランダムアクセスメモリ11−
1ないし11−mから内部ランダムアクセスメモリ2へ
のデータ転送の場合には、制御ランダムアクセスメモリ
11−1ないし11−鱗から1バイトずつ読出し、内部
ランダムアクセスメモリ2に多重転送する。
以上説明したように、本発明によればマイクロプロセッ
サの負担が軽減され、メモリの書込みおよび読出しを高
速化できる効果がある。本発明のメモリ制御回路は、通
常は同じメモリパターンに従って動作し、定期的あるい
は任意にメモリパターンを変更する必要のある制御装置
、例えば時分割多元接続通信におけるバーストプランの
制御や、マルチビーム通信におけるマイクロ波スイッチ
・マトリクスの切り替えパターン制御等の高速化および
これを制御するマイクロプロセッサの空き時間の有効活
用に大きな効果がある。
サの負担が軽減され、メモリの書込みおよび読出しを高
速化できる効果がある。本発明のメモリ制御回路は、通
常は同じメモリパターンに従って動作し、定期的あるい
は任意にメモリパターンを変更する必要のある制御装置
、例えば時分割多元接続通信におけるバーストプランの
制御や、マルチビーム通信におけるマイクロ波スイッチ
・マトリクスの切り替えパターン制御等の高速化および
これを制御するマイクロプロセッサの空き時間の有効活
用に大きな効果がある。
第1図は本発明実施例メモリ制御回路のブロック構成図
。 第2図はCPUによる制御の流れ図。 第3図はデータの構造図。 第4図は従来例メモリ制御回路のブロック構成図。 第5図はデータ出力の制御の流れ図。 第6図はデータ入力の制御の流れ図。 1・・・マイクロプロセッサ、2・・・内部ランダムア
クセスメモリ、3・・・読出し専用メモリ、4・・・メ
モリアクセス制御部、5・・・入出力ボート、6・・・
データバッファ、7・・・デコーダ、8・・・番地デコ
ーダ、9・・・選択回路、10・・・番地選択回路、1
1−1〜11−m・・・制御ランダムアクセスメモリ、
12−1〜12−11+、13−1〜13−m・・・デ
ータバッファ、14・・・読出し計数回路。
。 第2図はCPUによる制御の流れ図。 第3図はデータの構造図。 第4図は従来例メモリ制御回路のブロック構成図。 第5図はデータ出力の制御の流れ図。 第6図はデータ入力の制御の流れ図。 1・・・マイクロプロセッサ、2・・・内部ランダムア
クセスメモリ、3・・・読出し専用メモリ、4・・・メ
モリアクセス制御部、5・・・入出力ボート、6・・・
データバッファ、7・・・デコーダ、8・・・番地デコ
ーダ、9・・・選択回路、10・・・番地選択回路、1
1−1〜11−m・・・制御ランダムアクセスメモリ、
12−1〜12−11+、13−1〜13−m・・・デ
ータバッファ、14・・・読出し計数回路。
Claims (1)
- (1)外部に接続された装置を制御するためのデータを
記憶する複数の制御ランダムアクセスメモリ(11−1
〜11−m)と、 この複数の制御ランダムアクセスメモリとの間でデータ
の転送を行う内部ランダムアクセスメモリ(2)と、 この複数の制御ランダムアクセスメモリから外部へデー
タを送出する手段と、 この複数の制御ランダムアクセスメモリと上記内部ラン
ダムアクセスメモリとの間でデータを転送する手段と、 上記送出する手段および上記転送する手段を制御するマ
イクロプロセッサ(1)と を備えたメモリ制御回路において、 上記転送する手段は、上記マイクロプロセッサに起動さ
れ、このマイクロプロセッサとは別に設けられた回路と
して、 上記複数の制御ランダムアクセスメモリを自動的に順次
選択して読出しまたは書込み可能な状態にする手段と、 上記複数の制御ランダムアクセスメモリに与える番地信
号を自動的に発生する手段と を含む ことを特徴とするメモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25444484A JPS61133458A (ja) | 1984-11-30 | 1984-11-30 | メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25444484A JPS61133458A (ja) | 1984-11-30 | 1984-11-30 | メモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61133458A true JPS61133458A (ja) | 1986-06-20 |
Family
ID=17265087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25444484A Pending JPS61133458A (ja) | 1984-11-30 | 1984-11-30 | メモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61133458A (ja) |
-
1984
- 1984-11-30 JP JP25444484A patent/JPS61133458A/ja active Pending
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