JPS63175287A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶装置に関し、例えば、データ通信等の
バッファメモリ等の半導体集積回路装置に利用して有効
な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）やスタティック型ＲＡＭは、実質的なチップ選択信号
等のような外部制御信号及びアドレス信号に同期してメ
モリアクセスが行われる。このようなダイナミック型Ｒ
ＡＭやスタティック型ＲＡＭに関しては、例えば■日立
製作所、昭和６０年９月発行「日立ｔＣメモリデータブ
ック１がある。

〔発明が解決しようとする問題点〕

上記ダイナミック型ＲＡＭやスタティック型ＲＡＭは、
上記のような外部信号によりメモリアクセス速度が律束
されてしまう。したがって、上記メモリアクセス速度と
異なるマイクロプロセッサ等からのメモリアクセスを行
う場合、遅い方の動作速度によってビットレートが決定
されてしまうという問題点がある。

この発明の目的は、効率的なメモリアクセスを実現した
記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、非同期で入力される複数のアドレス信号を取
り込む複数のレジスタを設け、これらの複数のレジスタ
に取り込ま丸たアドレス信号の順序に従いメモリアクセ
スをｊテうようにするものである。

〔作　用〕

上記した手段によれば、メモリアクセスを行うマイクロ
プロセッサ等は、記憶装置の動作速度に無関係に自身の
動作速度に従ってメモリアクセスのためのアドレス信号
を供給することができ、記憶装置は取り込まれたアドレ
ス信号に従い、自身の動作速度に従ってデータの出力を
行うことができるから効率的なメモリアクセスを実現で
きるものとなる。

〔実施例〕

第１図には、この発明が適用された半浬体記憶装置の一
実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。

この実施例では、メモリの内部動作速度とは、無関係に
、言い換えるならば、非同期でのアドレス信号及び書き
込みデータの入力を可能にするため、複数のレジスタＲ
ＯないしＲ３が設けられる。

例えば、１ビツトの単位でメモリアクセスを行う場合、
上記各レジスタＲＯないしＲ３のうち、１ビツトＢＯＯ
ないしＲ３０が、書き込みデータのために用いられ、残
りのビットはアドレス信号に対して割り当てられる。

上記レジスタＲＯないしＲ３へのアドレス信号及び書き
込みモードにあっては、上記ピントＢＯＯないしＲ３０
へのデータを非同期で入力するために、特に制限されな
いが、アドレス信号変化検出回路ＡＴＤが設けられる。

このアドレス信号変化検出回路ＡＴＤは、外部端子から
供給されるアドレスＡＯないしＡｎを受けて、そのうち
いずれか１つでも変化すると、それを検出してタイミン
グ信号ＳＣＩを形成する。

上記タイミング信号ＳＣＩは、上記レジスタＲＯないし
Ｒ３の選択信号を形成するレジスタ選択回路ＲＳＬ　１
に供給される。これによって、レジスタ選択回路Ｒ３Ｌ
１は、アドレス信号の供給を検出して、選択されるレジ
スタＲＯないしＲ３の切り換えを行う。上記レジスタ選
択回路Ｒ３Ｌ　１は、例えば、シフトレジスタにより構
成され、上記タイミング信号ＳＣＩをクロックとするシ
フト動作を行うことによって、上記レジスタＲＯないし
Ｒ３の選択信号を形成する。上記レジスタ選択回路Ｒ５
Ｌ　１は、上記ようなシフトレジスタに代え、計数回路
とデコーダ回路から構成されてもよい。すなわち、計数
回路は、上記タイミング信号Ｓ０１を受けて歩道動作を
行い、その歩進出力をデコードして順次１つのレジスタ
を選択するようにするものであってもよい。

これによって、外部からのメモリアクセスのためのアド
レス信号及び書き込みデータは、内部回路の動作に無関
係に、その信号源であるマイクロプロセッサ等の速度に
従って次々に供給することができる。

ＲＡＭはメモリ回路であり、例えばダイナミック型ＲＡ
Ｍやスタティック型ＲＡＭから構成される。ただし、上
記のようにアドレス信号がレジスタＲＯないしＲ３に取
り込まれる形式を採るので、アドレスバッファが不用と
なり、メモリアレイとデコーダ等の選択回路から構成さ
れる装制御回路Ｃ０ＮＴは、上記アドレス信号の取り込
みの制御やメモリ回路ＲＡＭに対するアクセスの制御を
行う。制御回路Ｃ０ＮＴは、例えば、チを受けて、その
動作モードの識別と、その動作に必要なタイミング信号
を発生させる。上記制御回路Ｃ０ＮＴは、チップ選択信
号Ｃ８がロウレベルにされると、上記アドレス信号変化
検出回路ＡＴＤやレジスタ選択回路Ｒ５Ｌ１等を動作状
態にして、前記のようなアドレス信号等の取り込み動作
を可能とする。このとき、ライトイネーブル信号ＷＥが
ロウレベルなら書き込み動作と判定し、ライトイネーブ
ル信号ＷＥがハイレベルなら読み出し動作と判定する。

読み出しモードと判定されたなら、外部端子Ｄｉｎのデ
ータは無効にされ、書き込み動作モードと判定されたな
ら外部端子Ｄｉｎから供給される書き込み信号を有効と
する。

制御回路Ｃ０ＮＴは、例えばレジスタＲＯへのアドレス
信号の取り込みを検出すると、メモリ回路ＲＡＭへのア
クセスに必要なタイミング信号を発生させる。メモリ回
路ＲＡＭの動作は、その実力に応じた最適速度で行われ
る。例えば、読み出しモードのときには、その読み出し
動作により外部端子Ｄｏｕｔからデータを出力するとき
、入出力回路Ｉ１０における出力回路を動作状態にする
タイミング信号が、データ出力の同期信号ＣＬＫとして
外部に出力される。この同期信号ＣＬＫは、レジスタ選
択回路Ｒ３Ｌ２にも供給される。これによって、レジス
タ選択回路Ｒ３Ｌ２は、そのメモリアクセスの終了を検
出して、次に選択されるレジスタＲＯないしＲ３の切り
換えを行う。上記レジスタ選択回路Ｒ３Ｌ２は、例えば
、前記レジスタ選択回路Ｒ３Ｌ　１と同様に、シフトレ
ジスタにより構成され、上記同期信号ＣＬＫ　（ＳＣ２
）をクロックとするシフト動作を行うことによって、上
記レジスタＲＯないしＲ３の選択信号を順次形成する。

上記レジスタ選択回路Ｒ３Ｌ２は、上記ようなシフトレ
ジスタに代え、計数回路とデコーダ回路から構成されて
もよい。すなわち、計数回路は、上記タイミング信号Ｓ
Ｃ２を受けて歩進動作を行い、その歩進出力をデコード
して順次１つのレジスタを選択するようにするものであ
ってもよい。

一方、書き込み動作なら、その書き込み動作において指
定されたレジスタに取り込まれた書き込みデータによる
書き込みが行われるとき、入出力回路Ｉ１０における入
力回路を動作状態にするタイミング信号が、レジスタ選
択回路Ｒ５Ｌ２に供給される。これによって、レジスタ
選択回路Ｒ３Ｌ２は、その書き込み動作の終了を検出し
て、次に選択されるレジスタＲＯないしＲ３の切り換え
を行う。

上記メモリ回路ＲＡＭに対するメモリアクセスにおいて
、その動作の高速化を図るために、アドレス演算機能が
付加される。すなわち、上記のようにレジスタＲＯない
しＲ３にアドレス信号が供給されていることから、１つ
前のメモリアクセスに使用したアドレス信号と、これか
らメモリアクセスが行われるアドレス信号とを比較演算
して、例えば同一ワード線に結合されるメモリセルが選
択されるときには、そのワード線の選択動作が省略され
て、言い換えるならば、１つ前のメモリアクセスにおけ
るワード線の選択状態を維持させ、カラム選択動作のみ
を行うようにする。このようなアドレス演算機能は、例
えばメモリ回路ＲＡＭ内のアドレスデコーダ回路又は上
記制御回路Ｃ０ＮＴに内蔵される。

この実施例では上記レジスタＲＯないしＲ３へのアドレ
ス信号の供給と、取り込まれたアドレス信号によるメモ
リ回路ＲＡＭのアクセス動作が並行に行われる。このよ
うな並行動作において、アドレス信号の供給が速いとア
ドレス信号が供給されるべきレジスタと、メモリ回路Ｒ
ＡＭのアクセスに使用するレジスタとの競合が生じる。

また、逆に、メモリ回路ＲＡＭのメモリアクセスが速い
と、アドレス信号の供給に使用するレジスタとの競合が
生じる。このような競合を排除するために、コンパレー
タＤＣが設けられる。このコンパレータＤＣは、レジス
タ選択回路Ｒ３ＬＩとＲ３Ｌ２の出力信号を受けて上記
同一レジスタに対する選沢の競合が生じると、ビジー信
号を発生し、外部端子ＢＵＳＹと制御回路Ｃ０ＮＴに伝
えて外部からのアドレス供給動作又はメモリ回路ＲＡＭ
のアクセスを中断させるものである。

第２図には、上記半導体記憶装置の動作の一例を説明す
るためのタイミング図が示されている。

同図には、マイクロプロセッサ等の外部装置からのアド
レス供給動作が、メモリ回路ＲＡＭの動作速度より速い
場合の動作が示されている。

この半導体記憶装置は、チップ選択信号ＣＳがロウレベ
ルにされると動作状態にされる。

マイクロプロセンサ等から、その動作速度に応じてアド
レス信号ＡＯ−Ａｎが供給される。上記チップ選択状態
において、アドレス選択回路Ｒ３Ｌ１はレジスタＲＯを
指定する。したがって、最初に供給されるアドレス信号
ＡＯ〜Ａｎは、レジスタＲＯ１Ｒ１、Ｒ２、Ｒ３の順序
により行われる。このようなレジスタＲＯないしＲ３の
切り換えは、アドレス信号変化検出回路ＡＴＤにより形
成される歩進パルスＳＣＩを受けるレジスタ選択回路Ｒ
３ＬＩの動作により行われる。

制御回路Ｃ０ＮＴは、上記レジスタＲＯへのアドレス信
号の供給動作を検出すると、レジスタ選択回路Ｒ３Ｌ２
によりレジスタＲＯを指定して、メモリ回路ＲＡＭのア
クセスを開始する。このメモリアクセスにおいて、書き
込み動作なら、上記アドレス信号の供給と同時に対応す
る書き込み信号が各レジスタＲＯないしＲ３の特定のビ
ットＢ００〜Ｂ３０に保持されているため、その書き込
み信号Ｄｉｎ”がレジスタ選択回路Ｒ３Ｌ２によるレジ
スタの指定ととに取り出され、入出力回路■１０を介し
て選択されたメモリセルに書き込まれる。読み出し動作
なら、上記アドレス信号により選択されるメモリセルの
記憶情報が、入出力回路Ｉ１０を通してクロック信号Ｃ
ＬＫと同期して外部端子Ｄｏｕｔから出力される。

上記のようにアドレス供給動作が、メモリアクセス動作
より速い場合、例えば同図に示すように２廻り目のレジ
スタＲＯに保持されたアドレス信号によるメモリ回路Ｒ
ＡＭのアクセスのとき、そのレジスタＲＯに対する新た
なアドレス信号の供給動作とが競合してしまう。コンパ
レータＤＣは、上記レジスタＲ３へのアドレス供給のと
き、レジスタＲＯによるメモリアクセスが終了していな
いことを検出すると、ビジー信号を外部端子ＢＵＳＹへ
送出する。これによって、マイクロプロセッサ等に対し
てアドレス供給動作の停止を指示するものである。

この実施例では、上記レジスタＲＯによるメモリアクセ
スの終了と同時に、レジスタＲＯへのアドレス信号の供
給動作を許可すると、以後、実質的にメモリ回路ＲＡＭ
のメモリアクセス動作にアドレス信号の供給動作が同期
して行われるようにされ、マイクロプロセッサ等の高速
動作がメモリ回路ＲＡＭのメモリアクセス時間に律束さ
れてしまう、そこで、上記のようにいったんレジスタの
競合が生じると、残りの全レジスタに取り込まれたアド
レス信号によって、メモリ回路ＲＡＭのメモリアクセス
が終了するまで、言い換えるならば、全レジスタＲＯな
いしＲ３が実質的に空き状態になるまで上記ビジー信号
が外部端子ＢＵＳＹから送出される。この間、マイクロ
プロセッサ等は、他の情報処理動作を行うことができる
。

そして、全レジスタＲＯないしＲ３が空き状態になると
、ビジー信号の送出が停止され、マイクロプロセッサ等
からのアドレス供給が再開される。

以下、同様な動作によってメモリアクセスが行われる。

この実施例では、アドレス供給とメモリ回路の動作が、
それぞれ非同期で独立して行われるため、それぞれの動
作速度に応じたメモリアクセスが可能になる。

上記の場合とは逆に、メモリ回路ＲＡＭのメモリアクセ
ス速度に対して、マイクロプロセッサ等からのアドレス
供給動作が遅い場合、全レジスタＲＯなしいＲ３へのア
ドレス信号の取り込みが終了した後に、メモリ回路ＲＡ
Ｍのアクセスを開始する。このようなメモリ回路ＲＡＭ
に対するアクセス開始タイミングの切り換えは、外部端
子から所定の制御信号を供給することによって可能であ
る。

なお、上記レジスタの競合を避けるため、全レジスタに
対してアドレスの取り込みが行われるまでメモリ回路Ｒ
ＡＭのアクセス開始を遅らせるものであってもよい、そ
して、全レジスタＲＯなしいＲ３に取り込まれたアドレ
ス信号に従ったメモリアクセスが終了した後に、再びア
ドレス信号の供給を許可するものであってもよい。この
場合には、レジスタの競合を簡単な回路により排除する
ことができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）非同期で入力される複数のアドレス信号を取り込
む複数のレジスタを設け、これらの複数のレジスタに取
り込まれたアドレス信号の順序に従いメモリアクセスを
行うことによって、メモリアクセスを行うマイクロプロ
セッサ等は、記憶装置の動作速度に無関係に自身の動作
速度に従ってメモリアクセスのためのアドレス信号を供
給することができ、記憶装置は取り込まれたアドレス信
号に従い自身の動作速度に従ってデータの出力を行うこ
とができるから効率的なメモリアクセスを実現できると
いう効果が得られる。

（２）連続的なメモリアクセスのためのアドレス信号を
レジスタに取り込むことによって、そのアドレス信号の
比較演算から、例えば同一ワード線に結合されるメモリ
セルのアクセスを行うとき、ワード線の選択動作を省略
できるから、メモリ回路の高速動作化が可能になるとい
う効果が得られる。

（３）上記（１）により、動作速度が異なるマイクロプ
ロセッサ等の間でのデータ転送用のバッファメモリに適
用した場合、システムのスルーブツトの向上を図ること
ができるという効果が得られる。

以上本発明者によってなされた発明の実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない６例えば、アドレス信号
の供給は、タイミング信号に従って供給するものであっ
てもよい。この場合、アドレス信号変化検出回路が不用
になる。

また、チップ選択信号を省略して、上記タイミング信号
又はアドレス信号変化検出信号により、アドレス信号の
取り込みや、取り込まれたアドレス信号に従ったメモリ
アクセス動作が行われるものであってよい。メモリ回路
は、ＲＡＭに限定されずＲＯＭ　（リード・オンリー・
メモリ）であってもよい。アドレス信号の取り込みを行
うレジスタの数を可能な限り増加させることによって、
より効率的なメモリアクセスが可能になる。

また、記憶装置は、メモリ回路、アドレス信号の取り込
みを行うレジスタ、レジスタ選択回路、及び制御回路が
、それぞれ半導体集積回路装置により構成されるボード
構成等のメモリ装置等であってもよい。

この発明は、マイクロコンピュータシステムに用いられ
る記憶装置の他、マルチマイクロプロセッサ構成のプロ
セッサ間のデータ転送に用いられるバッファメモリ、あ
るいは異なるビットレートを持つ装置間におけるデータ
通信用のメモリ装置等に広く利用できる。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、非同期で入力される複数のアドレス信号を
取り込む複数のレジスタを設け、これらの複数のレジス
タに取り込まれたアドレス信号の順序に従いメモリアク
セスを行うことによって、メモリアクセスを行うマイク
ロプロセッサ等は、記憶装置の動作速度に無関係に自身
の動作速度に従ってメモリアクセスのためのアドレス信
号を供給することができ、記憶装置は取り込まれたアド
レス信号に従い自身の動作速度に従ってデータの出力を
行うことができるから効率的なメモリアクセスを実現で
きる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＲＯ〜Ｒ３・・レジスタ、Ｒ３ＬＩ、Ｒ３Ｌ２・・レジ
スタ選択回路、ＲＡＭ・・メモリ回路、ＡＴＤ・・アド
レス信号変化検出回路、ＤＣ・・コンパレータ、Ｉｌｏ
・・入出力回路、Ｃ０ＮＴ・・制御回路 第１図

Claims (1)

1. 【特許請求の範囲】 １、非同期で入力される複数のアドレス信号を取り込む
   複数のレジスタと、上記複数のレジスタに取り込まれた
   アドレス信号の順序に従い、メモリアクセスを行う制御
   回路とを含むことを特徴とする記憶装置。 ２、上記制御回路は、非同期で供給されるアドレス信号
   の変化検出信号をクロックとしてアドレス信号の取り込
   み順序を制御する第１のレジスタ選択回路と、メモリア
   クセスに必要な所定のタイミング信号をクロックとして
   メモリアクセスに用いるアドレス信号が取り込まれたレ
   ジスタを指定する第２のレジスタ選択回路と、上記第１
   及び第２のレジスタ選択回路の信号を受けて、第１及び
   第２のレジスタ選択回路による上記レジスタ指定の競合
   を実質的に禁止する制御機能を含むものであることを特
   徴とする特許請求の範囲第１項記載の記憶装置。 ３、上記記憶装置は、１チップの半導体集積回路により
   構成されるものであることを特徴とする特許請求の範囲
   第１又は第２項記載の記憶装置。