JP2925600B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2925600B2
JP2925600B2 JP1289117A JP28911789A JP2925600B2 JP 2925600 B2 JP2925600 B2 JP 2925600B2 JP 1289117 A JP1289117 A JP 1289117A JP 28911789 A JP28911789 A JP 28911789A JP 2925600 B2 JP2925600 B2 JP 2925600B2
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    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Description

【発明の詳細な説明】 〔概要〕 アドレスマルチプレクス方式の半導体記憶装置に関
し、 より一層の高速アクセスを可能にした半導体記憶装置
を提供することを目的とし、前のロウ選択状態から次の
ロウ選択状態までのロウ非活性期間にロウアドレスのデ
コードを行うとともに、前記ロウ非活性期間の間にロウ
アドレスの変化が生じた場合には、その変化したロウア
ドレスをデコードしてロウ選択を行う構成とする。
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、アドレスマ
ルチプレクス方式の半導体記憶装置に関する。
一般に、DRAM（ダイナミック・ランダム・アクセス・
メモリ）は、指定された行（ロウ）のメモリセルの内容
をセンスアンプによって全てリードし、その内容を同じ
メモルセルに再ライトして１つの基本動作サイクルを完
了する。リードの際に指定された列のビットの内容を外
部に出力すればリードサイクルに、また、再ライトの前
に指定された列のビットの内容を変更すればライトサイ
クルに、あるいは、両方行えばリード（モデファイ）ラ
イトサイクルになる。
このように、DRAMでは行（ロウ）のリードを先に行
い、その後、列（コラム）の選択を行うため、ロウアド
レスとコラムアドレスとを時分割で取込むいわゆるマル
チプレクス方式が採られる。
〔従来の技術〕
従来のこの種の半導体記憶装置においては、マルチプ
レクスされたロウアドレス信号とコラムアドレス信号と
を、ロウアドレスストローブ信号（以下、▲▼）
およびコラムアドレスストローブ信号（以下、▲
▼）に従って取込む。これらのストローブ信号は共に負
論理であり、立下りエッヂをアドレス信号の取込みタイ
ミングとして規定する。
すなわち、▲▼の立下りでロウアドレス信号を
取込み、信号の内容をデコードして１つのワード線を選
択し活性化した後、▲▼の立下りでコラムアドレ
ス信号を取込み、信号の内容をデコードして１つのビッ
ト線を選択し、上記１つのワード線と１つのビット線と
に接続する１つのメモリセルをアクセスする。
しかし、このようなDRAMにあっては、１つのメモリセ
ルへのアクセスに要する時間が、▲▼の立下りか
らの時間で決定されるため、高速アクセスといった面で
充分ではなかった。
そこで、他の従来例として、▲▼の立下り後
に、適当な時間で内部タイミング信号を発生し、この信
号に従って自動的にコラムアドレスを取込むようにした
いわゆるフロースルーラッチ（またはファーストコラ
ム:fast Column）方式のDRAMが知られている。この方式
のDRAMでは、▲▼の立下りを待たずにメモリセル
をアクセスでき、高速化を図ることができる。
〔発明が解決しようとする課題〕
しかしながら、このような従来のフロースルーラッチ
方式のDRAMにあっては、実質的に▲▼の立下りタ
イミングを早めたと同等の効果が得られるものの、アク
セスの開始タイミングについては▲▼の立下りタ
イミングに依存しているため、より一層の高速アクセス
を図るといった面で改善すべき課題がある。
そこで、本発明は、アクセスの開始タイミングを▲
▼の立下りタイミングよりも早めることができ、よ
り一層の高速アクセスを可能にした半導体記憶装置を提
供することを目的としている。
〔課題を解決するための手段〕
本発明は、上記目的を達成するため、前のロウ選択状
態から次のロウ選択状態までのロウ非活性期間にロウア
ドレスのデコードを行うとともに、前記ロウ非活性期間
の間にロウアドレスの変化が生じた場合には、その変化
したロウアドレスをデコードしてロウ選択を行う構成と
する。また、本発明は、上記目的を達成するため、ロウ
アドレスストローブ信号の立上りエッヂを検出して第１
のタイミング信号を出力する第１のタイミング回路と、
前記ロウアドレスストローブ信号の立上り後の、前記ロ
ウアドレスストローブ信号の立下りエッヂを検出して第
２のタイミング信号を出力する第２のタイミング回路
と、前記ロウアドレスストローブ信号の立上りと立下り
との間のロウアドレス信号の変化を検出してアドレス変
化検出信号を出力するアドレス変化検出回路と、前記第
１のタイミング信号に従ってロウアドレス信号をデコー
ドするとともに、前記アドレス変化検出信号が出力され
た場合には、変化したロウアドレス信号を前記第２のタ
イミング信号で従ってデコードするロウデコーダと、前
記ロウデコーダに接続され、前記第２のタイミング信号
に従ってワード線を選択、活性化するワードドライバ
と、を備えて構成する。
〔作用〕
本発明では、ロウアドレスストローブ信号（▲
▼）の立上りタイミングでロウアドレス信号を取込んで
デコードし、▲▼の立下りタイミングでワード線
の活性化を行う。但し、▲▼の立下り時点でロウ
アドレス信号の内容が変化していれば、その変化後の内
容をデコードしワード線の活性化を行う。
このため、ロウアドレス信号の内容が変化していない
場合には▲▼の立下りタイミング以前に、デコー
ド動作を完了しておくことができ、ワード線の選択およ
び活性化を早めることができる。
したがって、前述のフロースルーラッチ方式を併用す
れば、ワード線の活性化後、直ちにメモリセルをアクセ
スでき、一層の高速アクセスを図ることができる。
〔実施例〕
第２〜４図は本発明に係る半導体記憶装置の一実施例
を示す図であり、DRAMへの適用例である。
第２図において、１はクロックジェネレータＡ、２は
モードコントロール、３はリフレッシュアドレスカウン
タ、４はロウアドレスバッファ、５はロウアドレス・ト
ランジション・デテクタ（以下、ロウATD）、６はアン
ドゲート、７はクロックジェネレータＢ、８はコラムア
ドレスバッファ、９はコラムアドレス・トランジション
・デテクタ（以下、コラムATD）、10はライトクロック
ジェネレータ、11はデータ入力バッファ、12はデータ出
力バッファ、13はロウデコーダ、14はワードドライバ、
15はコラムデコーダ、16はセンスアンプ・I/Oゲート、1
7はメモリセルアレイである。なお、図中の各信号はそ
れぞれ、▲▼はロウアドレスストローブ信号、▲
▼はコラムアドレスストローブ信号、ADRSはロウ
／コラムアドレス信号、▲▼はライトイネーブル信
号、DINは入力データ、DOUTは出力データ、T1〜T4はタ
イミング信号、SAはアドレス変化信号（アドレス変化検
出信号）である。
クロックジェネレータA1は第１のタイミング回路およ
び第２のタイミング回路としての機能を有している。す
なわち、▲▼の立上りエッヂおよび立下りエッヂ
を検出し、これらの検出時点で以下のタイミング信号を
出力する。
▲▼の立上りタイミングで出力する信号 （第１のタイミング信号） T1、T2、T3 ▲▼の立下りタイミングで出力する信号 （第２のタイミング信号） T1、T2、＊T3、T4 但し、上記記号のなかでT3は、ロウATD5からSAが出力
されたときに限って、のタイミングでも出力される
（＊を付したT3）。
ロウATD5はアドレス変化検出回路としての機能を有
し、ロウアドレスバッファ４を介して入力するロウアド
レス信号の内容をモニタして▲▼の立上りおよび
立下りタイミングの双方でのロウアドレス信号の内容を
比較し、その内容に変化があった場合に信号SAを出力す
る。
ロウデコーダ13はT3（＊T3）に従って、ロウアドレス
信号の内容をデコードし、１つのワード線を選択する。
すなわち、ロウデコーダ13は、 ｉ）▲▼の立上りタイミング（T3）でのロウアド
レス信号の内容をデコードする一方、 ii）▲▼の立上りタイミングと立下りタイミング
との間でロウアドレス内容が変化した場合には、▲
▼の立下りタイミング（＊T3）でのロウアドレス信号
の内容（変化後の内容）をデコードする。
ワードドライバ14は▲▼の立下りタイミング
（T4）に従って、１つのワード線の選択活性化を開始す
る。
また、クロックジェネレータB7はアンドゲート６を介
して▲▼の立上りタイミング（T4）および▲
▼の立下りタイミングの情報を得るとともにコラムア
ドレスバッファ８やコラムATD9をコントロールして▲
▼の立下りタイミングから所定の時間後にコラムア
ドレス信号を自動的に取込むフロースルーラッチ（fast
Column）機能を発揮する。
次に、第３図のタイミングチャートを参照しながら本
実施例の動作を説明する。
まず、▲▼の立上りタイミングでT1、T2、T3が
出力されると、ロウアドレス信号がロウアドレスバッフ
ァ４およびロウATD5を介してロウデコーダ13に取込ま
れ、ロウデコーダ13でその内容（ROW）がデコードされ
て１つのワード線が選択される。その後▲▼が立
下り、T4が出力されると、ワードドライバ14により１つ
のワード線が活性化され、そして、所定の時間後にフロ
ースルーラッチ機能によって自動的にコラムアドレス信
号が取込まれ、その内容（Col）をデコードして１つの
ビット線の選択が行われる結果、例えばリードサイクル
であればDOUTに出力データがリードされる。
したがって、本実施例によれば、▲▼の立下り
時点で、既にワード線の選択（デコード）が完了してい
るから、その選択に要する分だけワード線の活性化開始
を早めることができ、▲▼の立下りから出力デー
タ（リードサイクルの場合）を得るまでのロウアドレス
アクセスタイム（tRAC）を高速化できる。
なお、▲▼の立上りと立下りとの間でロウアド
レス信号の内容が変化した場合には、▲▼の立下
りに同期して、変化後の内容に基づくワード線のデコー
ドを開始するようになっている。このようにした理由
は、次のとおりである。
すなわち、本実施例のDRAMでは、▲▼のハイレ
ベル期間にロウアドレス信号を入力することにより高速
アクセスを行うことができる。しかし、例えばこのアド
レス入力規定を満たし得ない場合やあるいはユーザによ
っては通常のDRAMとして使用したい場合などでは、通常
どおりに、▲▼の立下りタイミングでロウアドレ
ス信号が確定しているので、▲▼の立下り以前で
はロウアドレス信号の内容は不明である。したがって、
通常どおりの使用形態において不都合を生じるから、本
実施例では▲▼の立上りと立下りとの間でロウア
ドレス信号の内容変化を検出し、この検出結果が出るま
ではワード線の活性化を行わないようにしている。この
ようにすると、▲▼の立下りタイミングでは通常
どおりのロウアドレス信号の取込みを行うことができ、
従来のDRAMとの互換性を保つことができる。
以上述べたように、本実施例では、▲▼の立上
りタイミングでロウアドレス信号の内容をデコードし、
内容の変化がなければ▲▼の立下りタイミングで
ワード線の活性化を開始するようにしたので、特に、フ
ロースルーラッチ（fast Column）方式と併用した場合
にロウアドレスアクセスタイム（tRAC）を短縮して一層
の高速アクセス化を図ることができる。
第４図は従来例との比較のためのタイミングチャート
で、周期１に通常のDRAMのタイミングを、周期２にfast
Columnのみを行う場合のタイミングを、周期２にfast
Columnのみを行う場合のタイミングを、そして、周期３
に本実施例の場合（fast Row＆Columnと呼称する）のタ
イミングを示している。すなわち、周期１では▲
▼および▲▼の各立下りからロウおよびコラムの
アドレスデコードを開始するが、周期２では▲▼
の立下りからロウアドレスデコードを開始し、その後自
動的にコラムアドレスのデコードを開始している。周期
１、２を比較すると、コラムアドレスのデコード開始が
早い分だけ周期２の方が高速動作する。
一方、本実施例の周期３は、▲▼の立下りの時
点で既にロウアドレスのデコードが完了しているので、
前記周期２に比べてそのデコードに要する分だけコラム
アドレスのデコード開始を早めることができ、したがっ
て、周期１〜３の中で最も高速動作させることができ
る。
〔発明の効果〕
本発明によれば、アクセス開始タイミングを▲
▼の立下りタイミングよりも早めることができ、より一
層の高速アクセスを可能にした半導体記憶装置を提供で
きる。
【図面の簡単な説明】
第１図は本発明の原理構成図、 第２〜４図は本発明に係る半導体記憶装置の一実施例を
示図であり、 第２図はその構成図、 第３図はそのタイミングチャート、 第４図は従来例との比較のためのタイミングチャートで
ある。 １……クロックジェネレータＡ （第１の回路、第２の回路）、 ５……ロウATD（アドレス変化検出回路）、 13……ロウデコーダ、 14……ワードドライバ、 17……メモリセルアレイ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−267990（ＪＰ，Ａ) 特開 昭61−153894（ＪＰ，Ａ) 特開 昭54−14131（ＪＰ，Ａ) 特開 昭61−123095（ＪＰ，Ａ) 特開 昭60−166899（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】前のロウ選択状態から次のロウ選択状態ま
    でのロウ非活性期間にロウアドレスのデコードを行とと
    もに、前記ロウ非活性期間の間にロウアドレスの変化が
    生じた場合には、その変化したロウアドレスをデコード
    してロウ選択を行うことを特徴とする半導体記憶装置。
  2. 【請求項２】ロウアドレスストローブ信号の立上りエッ
    ヂを検出して第１タイミング信号を出力する第１のタイ
    ミング回路と、 前記ロウアドレスストローブ信号の立上り後の、前記ロ
    ウアドレスストローブ信号の立下りエッヂを検出して第
    ２のタイミング信号を出力する第２のタイミング回路
    と、 前記ロウアドレスストローブ信号の立上りと立下りとの
    間のロウアドレス信号の変化を検出してアドレス変化検
    出信号を出力するアドレス変化検出回路と、 前記第１のタイミング信号に従ってロウアドレス信号を
    デコードするとともに、前記アドレス変化検出信号が出
    力された場合には、変化したロウアドレス信号を前記第
    ２のタイミング信号に従ってデコードするロウデコーダ
    と、 前記ロウデコーダに接続され、前記第２のタイミング信
    号に従ってワード線を選択、活性化するワードドライバ
    と、 を備えたことを特徴とする半導体記憶装置。
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